公开(公告)号：CN1804849A

公开(公告)日：2006-07-19

申请号：CN200610023480.9

申请日：2006-01-19

Applicant: 复旦大学

Inventor： 赵长虹 ,  陈建 ,  周晓方 ,  周电

IPC: G06F17/50

Abstract: 本发明属集成电路计算机辅助设计技术领域，具体为一种多时钟系统的平面布图规划方法。本发明给出了允许的多时钟平面布局定义以及相应的定理和证明，并基于序列对的表示法和模拟退火算法提出了多时钟平面布图规划方法。本方法在不增加时间复杂度的前提下，根据多时钟系统的特点大大减小了解空间。实验结果表明，本发明对多时钟域平面布局有良好效果，可广泛应用于集成电路计算机辅助设计中。

公开(公告)号：CN1773515A

公开(公告)日：2006-05-17

申请号：CN200510110455.X

申请日：2005-11-17

Applicant: 复旦大学

Inventor： 陈建 ,  赵长虹 ,  周晓方 ,  周电

IPC: G06F17/50

Abstract: 本发明属集成电路计算机辅助设计技术领域，具体为一种考虑电压降的平面布局规划方法。本发明在传统的布局规划中引入电压降的优化目标，提出了一个快速的量化电压降的模型，并且在模拟退火过程中采用特定的选择策略，有效地降低一个布局的最大电压降以及平均电压降，而且仅仅带来少量的布局面积增加。本发明可广泛应用于集成电路计算机辅助设计中。

公开(公告)号：CN1713164A

公开(公告)日：2005-12-28

申请号：CN200510027972.0

申请日：2005-07-21

Applicant: 复旦大学

Inventor： 黄宏 ,  唐晓燕 ,  周晓方 ,  闵昊

IPC: G06F13/28

Abstract: 本发明公开了一种可自主处理多事务传输要求的DMA控制器及数据传输方法。DMA控制器同时连接在系统总线和设备总线上，与片内处理器和片内存储器和系统的数据通信模块相连，从而为数据通信模块与存储器之间提供数据通路。所有的事务传输请求由处理器以传输描述符的形式写到存储器中并相互连接成链表，DMA控制器自主地从存储器中读入这些传输描述符，并安排各个事务传输。通过这样动态安排传输请求的数据传输方法，使设备总线上的各个传输通信模块能够同步进行传输，而不需要处理器来经常加以控制，节省了处理器资源，提高了系统芯片的整体性能。

公开(公告)号：CN1477878A

公开(公告)日：2004-02-25

申请号：CN03129689.0

申请日：2003-07-03

Applicant: 复旦大学

Inventor： 华林 ,  朱珂 ,  周晓方 ,  章倩苓

IPC: H04N7/26 ,  H04N7/30 ,  H03M7/30

Abstract: 本发明提出一种适用于JPEG2000标准的，硬件消耗少、处理速度快的EBCOT编码器VLSI结构，以进一步提高JPEG2000编码系统的性能。本发明提出的EBCOT编码器内部采用了4组BIT平面作为缓存，分别代表两组被编码的位平面、符号平面和状态平面，以大大降低对外部MEMORY的存取频率；采用“探测－编码”的加速技术，将三个编码扫描过程合为一个扫描过程，以提高编码效率；同时运用2级流水时序，以进一步提高执行速度。本发明大大提高了JPEG2000数字图像压缩编码芯片的编码速度，可满足许多高端实时的多媒体应用领域。

公开(公告)号：CN1477498A

公开(公告)日：2004-02-25

申请号：CN03129688.2

申请日：2003-07-03

Applicant: 复旦大学

Inventor： 朱珂 ,  华林 ,  周晓方 ,  章倩苓

IPC: G06F9/38 ,  G06F7/00 ,  G06F3/00

Abstract: 本发明为一种高速、可配置的一维5/3和9/7小波变换的VLSI实现结构。其数据通路是基于流水线操作方式，它由多级提升(lifting)处理单元，嵌入式数据延拓控制单元，输入/输出控制单元组成。嵌入式数据延拓控制单元采用改进的嵌入式数据延拓算法，输入/输出控制单元完成了正向/逆向重规整化操作。本发明在存储单元的数量，存储单元的访问次数，结构的数据处理能力，以及理论的功耗分析等方面较现有的技术都有十分显著的改进。

公开(公告)号：CN1450457A

公开(公告)日：2003-10-22

申请号：CN03116419.6

申请日：2003-04-16

Applicant: 复旦大学

Inventor： 孙慧 ,  王佳静 ,  李侠 ,  卜涛 ,  郭靖 ,  章倩苓 ,  周晓方 ,  闵昊

IPC: G06F12/00

CPC classification number: Y02D10/13

Abstract: 本发明为一种采用改进时序控制的低功耗组相联高速缓冲存储器(cache)。其具体的load操作时序采取了在对各路tag sram进行读出的同时不对任何一路data sram进行读出操作的方式，在tag比较器的比较结果稳定后对命中的一路data sram进行数据读出操作(cache命中时)或不对任何一路data sram进行读出(cache失效时)。本发明的硬件电路由tag sram部分、data sram部分、tag比较器、data输出多路选择及驱动电路经电路连接组成。本发明的组相联高速缓冲存储器的功耗比传统的cache功耗大大降低。

公开(公告)号：CN1450450A

公开(公告)日：2003-10-22

申请号：CN03116913.9

申请日：2003-05-15

Applicant: 复旦大学

Inventor： 徐科 ,  王文婷 ,  忻凌 ,  闵昊 ,  周晓方 ,  顾沧海

IPC: G06F9/30 ,  G06F9/38

Abstract: 本发明为一种采用新体系结构的32位嵌入式微处理器，能够处理本地RISC指令和Java卡虚拟机两套指令集。它由取指单元、指令cache、指令译码电路、指令折叠电路、通用寄存器组、数据运算单元、内存单元、前推电路、异常处理单元等部分构成。其中，指令cache和指令折叠电路仅在执行Java卡虚拟机指令时有效，与此同时，通用寄存器组映射为堆栈cache。本发明中的微处理器可以同时支持两套指令集，并且之间能够方便的进行无缝切换，而电路面积与传统不支持Java卡虚拟机的处理器相比，增加不到20％。

公开(公告)号：CN104579363A

公开(公告)日：2015-04-29

申请号：CN201410844565.8

申请日：2014-12-26

Applicant: 复旦大学

Inventor： 周晓方 ,  杨庆庆

IPC: H03M13/11 ,  H03M13/27 ,  G06F9/30

Abstract: 本发明属于专用指令集处理器技术领域，具体为一种用于Turbo码和LDPC码译码器的地址生成器。该地址生成器能够为多种无线通信标准中的Turbo码和LDPC码生成地址，包括LTE/UMTS/WiMAX/WIFI等。该地址生成器采用混合式结构，主要包括指令存储器、取指令模块、预译码模块、多模式地址计算数据通路和数据存储器等部分；其中，多模式地址计算数据通路可以根据配置信息形成不同的流水线结构，根据指令执行地址计算。本发明相比于一般的地址生成器覆盖的标准范围更广，能够为Turbo码和LDPC码生成地址。

公开(公告)号：CN101937332B

公开(公告)日：2014-04-02

申请号：CN201010257622.4

申请日：2010-08-19

Applicant: 复旦大学

Inventor： 周晓方 ,  汪文义 ,  王琳凯

IPC: G06F9/302

Abstract: 本发明属于数字信号处理集成电路设计技术领域，具体为基于基24算法的多路FFT处理器中乘法器的复用方法。本发明提出了一种改进的基24频域抽取FFT算法，减少FFT处理器设计中通用乘法器的数目，并且使基于此算法设计的单路FFT处理器中蝶形运算的常复系数乘法器利用率低于50％，从而提出多路FFT处理器中常复系数乘法器的复用方法及相应的FFT处理器结构。本发明实现不同路中常复系数乘法器的复用，减少了FFT处理器的乘法器数目，同时维持吞吐率不变。

公开(公告)号：CN101807902B

公开(公告)日：2013-06-12

申请号：CN201010121871.0

申请日：2010-03-11

Applicant: 复旦大学

Inventor： 周金元 ,  王琳凯 ,  周晓方

IPC: H03H17/02

Abstract: 本发明属于数字信号处理技术领域，具体为一种复系数线性相位无限脉冲响应数字滤波器。在数字滤波器中，无限脉冲响应数字滤波器很难得到线性相位特性，然而无限脉冲响应数字滤波器由于其较低的阶数受到广泛的应用。本发明用时间反转的方法设计复系数线性相位无限脉冲响应数字滤波器。本发明在推导得出复系数线性相位无限脉冲响应数字滤波器的条件的基础上，用时间反转的方法实现满足这种条件的滤波器。