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公开(公告)号：CN1216485C
公开(公告)日：2005-08-24
申请号：CN03129689.0
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明提出一种适用于JPEG2000标准的，硬件消耗少、处理速度快的EBCOT编码器VLSI结构，以进一步提高JPEG2000编码系统的性能。本发明提出的EBCOT编码器内部采用了4组BIT平面作为缓存，分别代表两组被编码的位平面、符号平面和状态平面，以大大降低对外部MEMORY的存取频率；采用“探测—编码”的加速技术，将三个编码扫描过程合为一个扫描过程，以提高编码效率；同时运用2级流水时序，以进一步提高执行速度。本发明大大提高了JPEG2000数字图像压缩编码芯片的编码速度，可满足许多高端实时的多媒体应用领域。
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公开(公告)号：CN1738238A
公开(公告)日：2006-02-22
申请号：CN200510029516.X
申请日：2005-09-08
Applicant: 上海微科集成电路有限公司 , 复旦大学
Abstract: 本发明属信息安全技术领域，具体涉及一种能在加密速度和支持密钥长度两个方面都能进行配置的RSA加密算法及协处理器。RSA加密算法包括改进的流水线模幂算法和流水线模乘算法。协处理器的流水线数据通路采用改进的模幂和模乘流水线双重结构。它通过配置模幂流水线和模乘流水线的级数来配置加密系统的加密速度；通过配置模乘流水线级数和模乘运算单元先入先出寄存器大小来配置支持不同的密钥长度，从而可获得支持各种密钥长度和加密速度的RSA密码协处理器。
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公开(公告)号：CN1477879A
公开(公告)日：2004-02-25
申请号：CN03129690.4
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种适用于JPEG2000标准的高速低功耗MQ编码器。本发明在保证与JPEG2000标准压缩结果完全一致的前提下，对MQ编码算法中的“间隔计算”、“区间重整”和“字节输出”部分提出了改进，并采用三级流水的并行电路结构设计MQ编码器。本发明在处理速度、芯片面积和功耗等方面均有较大的改进，可以满足许多高端移动多媒体设备的需要。
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公开(公告)号：CN100340974C
公开(公告)日：2007-10-03
申请号：CN03129688.2
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种高速、可配置的一维5/3和9/7小波变换的VLSI实现结构。其数据通路是基于流水线操作方式，它由多级提升(lifting)处理单元，嵌入式数据延拓控制单元，输入/输出控制单元组成。嵌入式数据延拓控制单元采用改进的嵌入式数据延拓算法，输入/输出控制单元完成了正向/逆向重规整化操作。本发明在存储单元的数量，存储单元的访问次数，结构的数据处理能力，以及理论的功耗分析等方面较现有的技术都有十分显著的改进。
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公开(公告)号：CN1477878A
公开(公告)日：2004-02-25
申请号：CN03129689.0
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明提出一种适用于JPEG2000标准的，硬件消耗少、处理速度快的EBCOT编码器VLSI结构，以进一步提高JPEG2000编码系统的性能。本发明提出的EBCOT编码器内部采用了4组BIT平面作为缓存，分别代表两组被编码的位平面、符号平面和状态平面，以大大降低对外部MEMORY的存取频率；采用“探测－编码”的加速技术，将三个编码扫描过程合为一个扫描过程，以提高编码效率；同时运用2级流水时序，以进一步提高执行速度。本发明大大提高了JPEG2000数字图像压缩编码芯片的编码速度，可满足许多高端实时的多媒体应用领域。
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Patent Agency Ranking
公开(公告)号：CN1477498A
公开(公告)日：2004-02-25
申请号：CN03129688.2
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种高速、可配置的一维5/3和9/7小波变换的VLSI实现结构。其数据通路是基于流水线操作方式，它由多级提升(lifting)处理单元，嵌入式数据延拓控制单元，输入/输出控制单元组成。嵌入式数据延拓控制单元采用改进的嵌入式数据延拓算法，输入/输出控制单元完成了正向/逆向重规整化操作。本发明在存储单元的数量，存储单元的访问次数，结构的数据处理能力，以及理论的功耗分析等方面较现有的技术都有十分显著的改进。
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公开(公告)号：CN1450457A
公开(公告)日：2003-10-22
申请号：CN03116419.6
申请日：2003-04-16
Applicant: 复旦大学
IPC: G06F12/00
CPC classification number: Y02D10/13
Abstract: 本发明为一种采用改进时序控制的低功耗组相联高速缓冲存储器(cache)。其具体的load操作时序采取了在对各路tag sram进行读出的同时不对任何一路data sram进行读出操作的方式，在tag比较器的比较结果稳定后对命中的一路data sram进行数据读出操作(cache命中时)或不对任何一路data sram进行读出(cache失效时)。本发明的硬件电路由tag sram部分、data sram部分、tag比较器、data输出多路选择及驱动电路经电路连接组成。本发明的组相联高速缓冲存储器的功耗比传统的cache功耗大大降低。
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公开(公告)号：CN100346294C
公开(公告)日：2007-10-31
申请号：CN03129686.6
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种适用于JPEG2000中小波变换算法的VLSI结构，它基于流水线操作和多个有限状态机控制方式，包括基本控制单元、读/写数据地址产生单元、一维小波变换处理单元和内部数据存储单元等。本发明可以完成小波正向和逆向的变换处理，并可以根据需要选择相应的小波滤波器和两维图像进行小波变换的次数。本发明在增加少量存储单元的情况下，使设计复杂度和处理速度等得到明显改善。
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公开(公告)号：CN1207917C
公开(公告)日：2005-06-22
申请号：CN03129690.4
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种适用于JPEG2000标准的高速低功耗MQ编码器。本发明在保证与JPEG2000标准压缩结果完全一致的前提下，对MQ编码算法中的“间隔计算”、“区间重整”和“字节输出”部分提出了改进，并采用三级流水的并行电路结构设计MQ编码器。本发明在处理速度、芯片面积和功耗等方面均有较大的改进，可以满足许多高端移动多媒体设备的需要。
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公开(公告)号：CN1477497A
公开(公告)日：2004-02-25
申请号：CN03129686.6
申请日：2003-07-03
Applicant: 复旦大学
Abstract: 本发明为一种适用于JPEG2000中小波变换算法的VLSI结构，它基于流水线操作和多个有限状态机控制方式，包括基本控制单元、读/写数据地址产生单元、一维小波变换处理单元和内部数据存储单元等。本发明可以完成小波正向和逆向的变换处理，并可以根据需要选择相应的小波滤波器和两维图像进行小波变换的次数。本发明在增加少量存储单元的情况下，使设计复杂度和处理速度等得到明显改善。
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