公开(公告)号：CN1450457A

公开(公告)日：2003-10-22

申请号：CN03116419.6

申请日：2003-04-16

Applicant: 复旦大学

Inventor： 孙慧 ,  王佳静 ,  李侠 ,  卜涛 ,  郭靖 ,  章倩苓 ,  周晓方 ,  闵昊

IPC: G06F12/00

CPC classification number: Y02D10/13

Abstract: 本发明为一种采用改进时序控制的低功耗组相联高速缓冲存储器(cache)。其具体的load操作时序采取了在对各路tag sram进行读出的同时不对任何一路data sram进行读出操作的方式，在tag比较器的比较结果稳定后对命中的一路data sram进行数据读出操作(cache命中时)或不对任何一路data sram进行读出(cache失效时)。本发明的硬件电路由tag sram部分、data sram部分、tag比较器、data输出多路选择及驱动电路经电路连接组成。本发明的组相联高速缓冲存储器的功耗比传统的cache功耗大大降低。