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公开(公告)号：CN104051501A
公开(公告)日：2014-09-17
申请号：CN201410006691.6
申请日：2014-01-07
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/3121 , H01L23/3192 , H01L23/562 , H01L23/585 , H01L27/14634
Abstract: 具体地，本发明提供了用于集成电路的一个或多个支撑结构和用于形成这种支撑结构的技术。支撑结构包括一个或多个沟槽结构，诸如环绕集成电路外围所形成的第一沟槽结构和第二沟槽结构。在一些实施例中，根据局部衬底蚀刻形成一个或多个沟槽结构，使得在衬底的区域内形成相应的沟槽结构。在一些实施例中，根据非连续的衬底蚀刻形成一个或多个沟槽结构，使得相应的沟槽结构包括通过衬底的分离区域间隔开的一个或多个沟槽部分。支撑结构减弱到达集成电路的应力能，并且有利于从集成电路释放工艺感生电荷。
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公开(公告)号：CN104051480A
公开(公告)日：2014-09-17
申请号：CN201310498884.3
申请日：2013-10-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
Abstract: 本发明的光感测器件包括衬底、位于衬底上的光感测区、以及位于所述衬底上方的光屏蔽层。光屏蔽层不覆盖光感测区。至少一个排气孔形成穿过光屏蔽层。
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公开(公告)号：CN103811504A
公开(公告)日：2014-05-21
申请号：CN201310157166.X
申请日：2013-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/316
CPC classification number: H01L27/14623 , H01L27/1462
Abstract: 本发明公开了对CMOS图像传感器的HfO2/SiO2-Si界面的改进。一种半导体器件包括衬底和设置在衬底上的抗反射涂层，该抗反射涂层和衬底形成界面，在该界面处的碳浓度和氯浓度小于氧浓度。
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公开(公告)号：CN103794613A
公开(公告)日：2014-05-14
申请号：CN201310028371.6
申请日：2013-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146
CPC classification number: H01L27/14609 , G02F1/136209 , H01L27/14623 , H01L27/14645
Abstract: 本文提供了用于形成黑电平校正(BLC)结构的一种或多种技术。在一些实施例中，BLC结构包括第一区域、位于至少一部分第一区域之上的第二区域以及位于至少一部分第二区域之上的第三区域。例如，第一区域包括硅，以及第三区域包括钝化电介质。在一些实施例中，第二区域包括第一子区域、位于第一子区域之上的第二子区域以及位于第二子区域之上的第三子区域。例如，第一子区域包括金属硅化物，第二子区域包括金属以及第三子区域包括金属氧化物。例如，以此方式提供了BLC结构，使得BLC结构的表面齐平，这至少是因为第三区域齐平。
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公开(公告)号：CN103378110A
公开(公告)日：2013-10-30
申请号：CN201210340217.8
申请日：2012-09-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/146 , H01L21/762
CPC classification number: H01L21/76229 , H01L27/1463 , H01L27/14643
Abstract: 本发明描述一种装置及其制造方法，该装置是半导体电路器件，其具有在半导体衬底上界定有源区域和外围区域以电隔离有源区域中的结构与外围区域中的结构的浅沟槽隔离部件。界定有源区域的浅沟槽隔离部件浅于界定外围区域的浅沟槽隔离部件，其中通过两个以上蚀刻步骤形成外围区域浅沟槽隔离结构。本发明公开了双轮廓浅沟槽隔离装置和系统。
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Patent Agency Ranking
公开(公告)号：CN100401501C
公开(公告)日：2008-07-09
申请号：CN200510102676.2
申请日：2005-09-13
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/78 , B28D5/0011 , H01L21/76224 , H01L23/585 , H01L2924/0002 , H01L2924/3011 , H01L2924/00
Abstract: 本发明提供一种密封环结构、半导体晶圆与降低切割引起应力影响的方法，所述密封环结构，适用于保护一集成电路晶片的一核心电路区，包括：一金属化层，其具有一桥接次层以及一插栓次层；一桥接物，位于该桥接次层内介于该集成电路晶片的一周边边缘与该核心电路区间的一既定位置；以及一插栓，位于该插栓次层内且大体对准于该桥接物，其中该插栓具有大体相同于该桥接物的宽度的一宽度。本发明所述的密封环结构、半导体晶圆与降低切割引起应力影响的方法，可限制与阻止来自集成电路晶片的边缘处的裂痕的推进。
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公开(公告)号：CN109755176B
公开(公告)日：2024-12-27
申请号：CN201810272577.6
申请日：2018-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一遮罩层，第一遮罩层具有沟槽，沟槽具有内壁和底表面。此方法包含在第一沟槽中形成第二遮罩层。此方法包含移除覆盖底表面的第二遮罩层，以在第二遮罩层中形成第二沟槽，第二沟槽暴露出底表面且在介电层的第一部分上方，留下的第二遮罩层覆盖内壁。此方法包含移除第一部分、第一遮罩层和第二遮罩层，以在介电层中形成第三沟槽。此方法包含在第三沟槽中形成导电结构。
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公开(公告)号：CN116206979A
公开(公告)日：2023-06-02
申请号：CN202310253646.X
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/08 , H01L29/417 , H01L29/423
Abstract: 鳍式场效应晶体管(FinFET)包括半导体衬底、多个绝缘体、栅极堆叠件和应变材料。半导体衬底包括位于半导体衬底上的至少一个半导体鳍。半导体鳍包括源极/漏极区和沟道区，并且源极/漏极区的宽度大于沟道区的宽度。绝缘体设置在半导体衬底上并且绝缘体将半导体鳍夹在绝缘体中间。栅极堆叠件位于半导体鳍的沟道区上方和部分绝缘体上方。应变材料覆盖半导体鳍的源极/漏极区。此外，提供了用于制造FinFET的方法。
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公开(公告)号：CN106158932B
公开(公告)日：2019-06-14
申请号：CN201510193414.5
申请日：2015-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/49
Abstract: 一种集成电路器件包括：半导体衬底；以及设置在半导体衬底上方的栅极堆叠件。栅极堆叠件还包括设置在半导体衬底上方的栅极介电层；设置在栅极介电层上方的多功能阻挡/润湿层，其中，多功能阻挡/润湿层包括碳氮化铝钽(TaAlCN)；设置在多功能阻挡/润湿层上方的功函层；和设置在功函层上方的导电层。本发明涉及具有TaAlCN层的金属栅极堆叠件。
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公开(公告)号：CN109755176A
公开(公告)日：2019-05-14
申请号：CN201810272577.6
申请日：2018-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，第一掩模层具有沟槽，沟槽具有内壁和底表面。此方法包含在第一沟槽中形成第二掩模层。此方法包含移除覆盖底表面的第二掩模层，以在第二掩模层中形成第二沟槽，第二沟槽暴露出底表面且在介电层的第一部分上方，留下的第二掩模层覆盖内壁。此方法包含移除第一部分、第一掩模层和第二掩模层，以在介电层中形成第三沟槽。此方法包含在第三沟槽中形成导电结构。
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