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公开(公告)号：CN114912342B
公开(公告)日：2024-07-12
申请号：CN202210312686.2
申请日：2022-03-28
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/27 , G06Q10/0639 , G06F119/02
Abstract: 本发明公开了一种基于多质量参数的封装引线键合工艺参数优化方法，先获取与引线键合质量参数相关的工艺参数和每个工艺参数的取值范围，随机组合工艺参数，通过实验和仿真收集不同工艺参数条件下的引线键合的质量参数，生成数据集，基于神经网络进行训练；结合质量参数预测模型生成目标函数，设置初始参数集合并导入质量参数预测模型，得到相应的质量参数的实时预测值；将新的工艺参数集合导入质量参数预测模型，得到满足设计要求的质量参数。本发明利用贝叶斯优化算法，自动简单地优化引线键合的工艺参数，使得最终优化过后的工艺参数的质量参数能够达到目标值，从而降低人力、物力耗费，具有成本低，速度快，精度高等优势。
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公开(公告)号：CN118098334B
公开(公告)日：2024-06-21
申请号：CN202410505070.6
申请日：2024-04-25
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G11C29/56
Abstract: 本发明属于集成电路领域，公开了一种RRAM的故障测试方法，对所有常规存储器的故障模型以及RRAM特有故障模型的故障原语进行分析，得到能够检测故障模型的测试序列；使用得到的测试序列在March‑C‑，March C*‑1T1R等算法基础上推导出能覆盖大部分常规存储器故障以及RRAM特有故障的March‑RAWR算法；以March‑RAWR算法为核心，构建一个适用于RRAM存储器的内建自测试MBIST电路；对RRAM存储器注入故障，并运行MBIST电路进行故障测试，记录故障单元地址。该方法提出的March RAWR算法故障覆盖率高达89.92%。该方法搭建的内建自测试电路结构简单，额外占用面积小。
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公开(公告)号：CN118012220B
公开(公告)日：2024-06-18
申请号：CN202410411938.6
申请日：2024-04-08
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05F3/26
Abstract: 本发明涉及一种基于威尔逊电流镜的SiC MOSFET有源栅极驱动电路，基于电流提供电路（1）提供驱动电流，由第一镜像电流源控制开关电路（4）、第二镜像电流源控制开关电路（5）分别检测待测试SiC MOSFET U1的源极的电压，并控制相应第一旁路电流产生电路（2）、第二旁路电流产生电路（3）分别工作，进而对待测试SiC MOSFET U1实现驱动；设计方案在开通和关断过程中设计切入栅极驱动电路的旁路威尔逊电流镜，用于加快开关过程中的栅源电压（#imgabs0#）变化速度，从而在不影响漏源电压（#imgabs1#）、漏极电流（#imgabs2#）过冲的情况下加快开关速度，从而达到减小开关损耗的目的。
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公开(公告)号：CN117825936B
公开(公告)日：2024-05-10
申请号：CN202410239774.3
申请日：2024-03-04
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/3185
Abstract: 本发明属于集成电路硬件安全技术领域，公开了基于改进的线性反馈移位寄存器的安全测试电路，通过控制模块控制改进的线性反馈移位寄存器的状态，利用种子信号产生模块提供改进的线性反馈移位寄存器所需要的种子信号，改进的线性反馈移位寄存器模块输出难以预测的序列作为内部测试密钥提供给安全扫描链；安全扫描链的结构是动态的，输出经过混淆的数据，攻击者难以得到真正的扫描数据；通过明文限制模块对扫描链输出进行限制，进一步增强加密电路的安全性，防止差分密码攻击。本发明所述电路可以保护加密芯片免受基于扫描链的攻击，并且面积开销相对较小，且不会增加测试时间，在不影响芯片正常功能的同时又能够实现芯片安全测试的目的。
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公开(公告)号：CN115799260B
公开(公告)日：2024-04-16
申请号：CN202310046535.1
申请日：2023-01-31
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开一种负电容围栅纳米片晶体管结构CMOS反相器及其制造方法，属于基本电气元件的技术领域。负电容围栅纳米片结构CMOS反相器包括一个P型负电容围栅纳米片晶体管和一个N型负电容围栅纳米片晶体管。每个负电容围栅纳米片晶体管包括：衬底、有源区和环绕式栅极；有源区包括源漏和多层纳米片结构，纳米片由侧墙和内侧墙共同支撑。环绕式栅极由依次包围覆盖在纳米片外围的氧化层、铁电材料层和金属栅组成，从而产生负电容效应，该铁电材料层具有电压放大功能，可降低器件的亚阈值摆幅到60mV/decade以下。有效改善CMOS反相器的电压转移特性，进一步微缩CMOS反相器特征尺寸，提高器件集成度。
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Patent Agency Ranking
公开(公告)号：CN110426974B
公开(公告)日：2024-04-09
申请号：CN201910729459.8
申请日：2019-08-08
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05B19/042
Abstract: 一种基于正交相位选通的等效采样控制电路，其中，触发信号产生电路采用VCO产生5GHz精准频率信号，依次经过2分频、4分频、8分频电路，形成基于5GHz的相分8分频625MHz信号，由FPGA控制电路控制时钟选通电路对8路分频时钟信号进行选通控制，按照同一周期内的相序逐次驱动ADC采样时钟，从而实现对反射脉冲的8个周期不同相位的信号幅值进行采样，高速ADC电路预先设置接收信号频率为6.25MHz，则每路触发信号经过100个周期可以完成一个周期的采样，然后离散波形重构电路对这些样本值按照采样时间和触发相位顺序组合形成完整的回波信号。本发明具有数字集成度高，探测速度快，分辨率高等特点。实现了对回波信号的良好接收，采样效率提高80%。
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公开(公告)号：CN110034762B
公开(公告)日：2024-03-26
申请号：CN201910327093.1
申请日：2019-04-23
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种采样频率可调的模数转换器，包括含有非交叠时钟、自举开关、运算放大器、内部时钟产生单元、DAC控制逻辑单元、异步延时逻辑模块、DAC电容阵列、延时逻辑模块、第一延时选择器和第二延时选择器；本发明采用第一延时选择器和第二延时选择器，第一延时选择器和第二延时选择器均采用三种相同的延时时间，通过选择延时时间方式，形成不同的异步时钟，从而达到采样频率可调；本发明中采用一级运放加二级锁存作为比较器，可以阻止回扫噪声，提高比较速度。
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公开(公告)号：CN114124100B
公开(公告)日：2024-03-22
申请号：CN202111457615.3
申请日：2021-12-01
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H03M3/00
Abstract: 本发明提供了一种具有背景失配校准的噪声整形SAR ADC，属于集成电路技术领域。本发明所采用的SAR ADC架构类似于通用SAR ADC，结构包括采样和保持(S/H)模块、二进制加权电容式DAC(CDAC)、SAR逻辑块、比较器和数字加法器；所呈现的拓扑与通用SAR ADC的不同之处在于，它嵌入了两个附加模块：噪声整形和DAC校准模块。偶尔激活的校准模块能够通过使用一组子DAC的机制执行DAC失配校准；在典型的SAR转换中通常被丢弃的残差信息Vresidue则被NS块重新使用，从而可以改变带内比较器噪声和量化噪声。本发明将NS‑SAR与新的背景校准相结合，同时结合了ΣΔ和SAR架构的优点，实现了高精度低功耗架构，并且克服了比较器噪声和DAC失配误差对电路的限制。
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公开(公告)号：CN113746464B
公开(公告)日：2023-12-12
申请号：CN202111035555.6
申请日：2021-09-03
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H03K17/687
Abstract: 本发明提供了一种LDMOS性能优化的自适应衬底电压调节电路，通过电压比较器和单输入双输出直流稳压电源转换器控制LDMOS关态和开态的衬底电压，在提高关态击穿电压的同时保证开态性能不变，改善了两者的折衷关系。在实际制造过程中，采用常规的CMOS工艺就可以实现该技术，无需增加额外掩模版和工艺流程，制备简单，成本低廉。
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公开(公告)号：CN116825817A
公开(公告)日：2023-09-29
申请号：CN202311019567.9
申请日：2023-08-14
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明公开了基于介质定位的浮空场限环功率器件及制备方法，包括器件主体、高K介质槽区和P型浮空场限环；器件主体包括N型掺杂的半导体漂移区；高K介质槽区等间距布设在半导体漂移区的顶部中心，且包括凹槽和填充在凹槽内的高K介质；位于高K介质槽区之间的有源层形成为半导体岛区；半导体岛区通过P型掺杂形成P型浮空场限环，且P型浮空场限环的结深大于高K介质槽区的深度。凹槽为条状槽、网状槽或矩形槽等。本发明的P型浮空场限环基于介质凹槽进行定位，能减少掩膜等工艺步骤，凹槽内淀积的高K介质能有效调制表面电场并避免表面电荷对P型浮空场限环的影响，从而提高击穿电压，同时提高漂移区浓度，降低器件导通电阻。
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