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公开(公告)号：CN103839990A
公开(公告)日：2014-06-04
申请号：CN201310085624.3
申请日：2013-03-18
Applicant: 中国科学院微电子研究所 , 上海联星电子有限公司 , 江苏中科君芯科技有限公司
IPC: H01L29/739 , H01L29/06 , H01L21/331 , H01L21/26
CPC classification number: H01L29/7398 , H01L29/0684 , H01L29/66333
Abstract: 本发明公开了一种IGBT的缓冲层结构及其制作方法，属于功率半导体技术领域，该缓冲层包括至少两层N型掺杂层，缓冲层在漂移区和P+集电区之间，制作该缓冲层的方法为：在N-型衬底的背面通过质子辐照形成第一掺杂层，第一掺杂层的掺杂浓度为5e14/cm3–5e16/cm3；在第一掺杂层通过掩膜板划分出掩膜区域和透光区域；通过质子辐照或者离子注入的方法在透光区域形成第二掺杂层，第二掺杂层的掺杂浓度为1e15/cm3–5e17/cm3。本发明可以获得更理想的缓冲层掺杂浓度分布，可以改善开关速度，同时抑制导通压降的波动。
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公开(公告)号：CN103839804A
公开(公告)日：2014-06-04
申请号：CN201310086227.8
申请日：2013-03-18
Applicant: 中国科学院微电子研究所 , 上海联星电子有限公司 , 江苏中科君芯科技有限公司
IPC: H01L21/331 , H01L21/265
CPC classification number: H01L29/66325 , H01L21/265
Abstract: 本发明公开了一种电场阻断型IGBT结构的制备方法，属于半导体功率器件技术领域。制备方法为选择N+单晶片作为N+型衬底，在N+型衬底上通过外延的方法依次形成第一外延层和第二外延层，在外延层上依次形成P+基区、N+发射区、栅极氧化层、栅极和发射极；将N+型衬底的背面减薄，移除部分第一外延层，形成N+型缓冲层，第二外延层为N-基区；在N+型缓冲层的背面通过离子注入的方法形成P+集电极层，然后在P+集电极层上面生长背金金属层，N+型缓冲层厚度为5-35μm，N+型缓冲层的电阻率为1–10Ωcm。本发明可以使N-基区的厚度变得更薄，从而降低IGBT的导通电压和关断时间。
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公开(公告)号：CN103617954A
公开(公告)日：2014-03-05
申请号：CN201310616655.7
申请日：2013-11-27
Applicant: 上海联星电子有限公司 , 中国科学院微电子研究所 , 江苏中科君芯科技有限公司
IPC: H01L21/331
CPC classification number: H01L21/76224 , H01L21/76237 , H01L21/8222
Abstract: 本发明公开了一种Trench-RB-IGBT的制备方法，包含：制作IGBT的正面结构；在所述IGBT的背面刻蚀形成沟槽；对所述沟槽的槽壁进行B离子注入；向所述沟槽填充SiO2，得到所述Trench-RB-IGBT。本发明提供的Trench-RB-IGBT的制备方法，在IGBT的背面刻蚀形成沟槽，芯片之间划片后的断面为垂直面，不会出现脆弱的尖角，因此相对现有方案更加坚固。
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公开(公告)号：CN102856356A
公开(公告)日：2013-01-02
申请号：CN201210371127.5
申请日：2012-09-28
Applicant: 中国科学院微电子研究所 , 江苏中科君芯科技有限公司 , 江苏物联网研究发展中心
IPC: H01L29/06 , H01L29/78 , H01L29/739
Abstract: 本发明公开了用于半导体功率器件的终端，包含至少两层场板和至少一个场限环；所述每层场板包含至少两块场板，其中，位于主结正上方的各个场板互相连接，并且所述主结与位于该主结正上方的相应场板连接，余下的场板之间通过绝缘材料隔开，同时所述场板位于终端部分的器件衬底外的上方；所述场限环位于终端部分的器件衬底里，在所述场限环的外侧设置有沟道截止环；所述上下相邻各层场板的各块场板上下交错排列，同时所述场板在垂直方向上投影叠加形成的截面的面积与整个终端的横截面积相等。
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公开(公告)号：CN102856353A
公开(公告)日：2013-01-02
申请号：CN201110175567.9
申请日：2011-06-27
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/36 , H01L29/739 , H01L21/331
Abstract: 本发明公开了一种微穿通型IGBT器件，包括：衬底，所述衬底具有第一导电类型的集电区、第二导电类型的漂移区、第一导电类型的阱区以及第二导电类型的源区；栅极；位于集电区与漂移区之间的第二导电类型的微穿通区，所述微穿通区的掺杂浓度高于漂移区的掺杂浓度。通过在漂移区和集电区间形成了掺杂浓度比漂移区的浓度高的微穿通区，使得在关断期间，衬底的电场强度在微穿通区中基本降到零，因此衬底厚度可以明显减薄，使IGBT具有更低的导通电阻、饱和压降、以及更低的通态损耗。
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Patent Agency Ranking
公开(公告)号：CN102856192A
公开(公告)日：2013-01-02
申请号：CN201110175526.X
申请日：2011-06-27
Applicant: 中国科学院微电子研究所
IPC: H01L21/331 , H01L29/739 , H01L29/06
Abstract: 本发明实施例公开了一种IGBT器件及其制作方法，该方法包括：提供基底，所述基底包括本体层、位于所述本体层表面内的阱区和源区以及位于所述本体层表面上的第一栅介质层和栅区；在所述阱区内形成掺杂区，所述掺杂区的横向宽度未深入到所述栅区下方的沟道区，并且所述掺杂区的深度小于所述阱区的深度，大于所述源区的深度，掺杂浓度大于所述阱区的掺杂浓度。本发明实施例在器件的阱区内形成的是高掺杂浓度的浅结，降低了源区与阱区接触面的接触电阻，避免了闩锁效应，且由于浅结并未扩散到沟道处，保证了该IGBT器件具有较低的阈值电压，改善了器件的性能。
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公开(公告)号：CN115425075B
公开(公告)日：2024-10-01
申请号：CN202211021554.0
申请日：2022-08-24
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明涉及一种平面栅IGBT器件，其背部存在异质结，通过异质结存储并导通过剩载流子，大大提升器件的关断速度，显著降低器件的关断时间和关断损耗，同时不影响器件的击穿电压与栅极氧化物电场强度，更好地实现了器件正向导通压降与关断损耗之间的折衷。本发明还涉及平面栅IGBT器件的制备方法，其与传统的SiC IGBT制备工艺适配。
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公开(公告)号：CN116432368A
公开(公告)日：2023-07-14
申请号：CN202210003374.3
申请日：2022-01-04
Applicant: 中国科学院微电子研究所
IPC: G06F30/20 , G06F113/18 , G06F119/08
Abstract: 本公开提供一种热电联合仿真方法及装置，方法包括：构建散热模型和热电仿真模型；获取用于表示器件热容随热阻变化规律的实际结构函数；对所述散热模型和热电仿真模型进行校准，以使得根据所述散热模型和热电仿真模型得到的仿真结构函数与所述实际结构函数对应的变化规律一致。该方法及装置可以大幅度提高热电仿真的准确性和精确性，提高了器件的设计和测试的效率，并且，极大地减少浪涌、短路等破坏性试验的次数，降低测试及研发成本。
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公开(公告)号：CN115527848A
公开(公告)日：2022-12-27
申请号：CN202110706098.2
申请日：2021-06-24
Applicant: 中国科学院微电子研究所
IPC: H01L21/3065 , H01L21/033
Abstract: 本发明涉及一种SiC沟槽的刻蚀方法，属于半导体加工技术领域，用于解决刻蚀后沟槽的侧壁粗糙度远高于外延和抛光过的晶圆表面，过高的粗糙度会降低导电沟道的迁移率和栅氧可靠性的问题。所述方法包括：在碳化硅基质表面制备图形化的掩膜层；对所述掩膜层进行图形优化；利用所述图形优化后的掩膜层对所述碳化硅基质进行刻蚀。本发明提供的技术方案能够降低刻蚀后碳化硅的侧壁粗糙度和表面波纹度，并保证器件的电学性能。
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公开(公告)号：CN114783862A
公开(公告)日：2022-07-22
申请号：CN202110088948.7
申请日：2021-01-22
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/3105
Abstract: 本发明提供了一种提高SiC场效应晶体管中栅氧化层可靠性的方法，该方法通过在三种加工环境下，采用不同的气体对SiO2栅氧化层依次进行三次退火处理，以降低SiO2栅氧化层界面处的C相关缺陷。也就是说，通过三次连续的退火处理，可以处理掉SiC场效应晶体管中SiO2栅氧化层界面处的多种陷阱和缺陷，界面质量得到优化，致密性得到增强，漏电流减小，可靠性得到提升，进而提高SiC场效应晶体管的性能。
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