公开(公告)号：CN105097019B

公开(公告)日：2020-06-23

申请号：CN201510263862.8

申请日：2015-05-21

Applicant: 三星电子株式会社

Inventor： 任峻成 ,  尹壮根 ,  赵厚成

IPC: G11C11/56 ,  G11C16/10

Abstract: 提供了一种半导体装置以及相关的编程方法。所述半导体装置包括并排在基板上的外围电路区和第一存储区。此外，所述半导体装置包括在外围电路区和第一存储区上的第二存储区。

公开(公告)号：CN111180418A

公开(公告)日：2020-05-19

申请号：CN201911105606.0

申请日：2019-11-12

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  金志荣 ,  金智源 ,  梁宇成

IPC: H01L23/538 ,  H01L27/11524 ,  H01L27/11551 ,  H01L21/768

Abstract: 公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。

公开(公告)号：CN111146207A

公开(公告)日：2020-05-12

申请号：CN201911043745.5

申请日：2019-10-30

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  金志荣 ,  金智源 ,  梁宇成

IPC: H01L27/1157 ,  H01L27/11578

Abstract: 公开了三维半导体存储器件及其制造方法。所述三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域；电极结构，所述电极结构包括交替堆叠在所述衬底上的多个电极和多个介电层，并且在所述连接区域上具有阶梯结构；以及蚀刻停止图案，所述蚀刻停止图案覆盖所述电极结构的所述阶梯结构。当在俯视图中观察时，所述电极结构和所述蚀刻停止图案在平行于所述衬底的顶表面的第一方向上延伸。所述电极结构在平行于所述衬底的顶表面并且与所述第一方向相交的第二方向上具有第一宽度。所述蚀刻停止图案在所述第二方向上具有第二宽度。所述第二宽度小于所述第一宽度。

公开(公告)号：CN111106119A

公开(公告)日：2020-05-05

申请号：CN201911017568.3

申请日：2019-10-24

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  康范圭 ,  安在昊

IPC: H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种三维半导体器件包括在下结构上的第一栅极组和在第一栅极组上的第二栅极组。第一栅极组包括第一焊盘区域，该第一焊盘区域为：(1)在平行于下结构的上表面的第一方向上降低并且(2)在平行于下结构的上表面且垂直于第一方向的第二方向上升高。第二栅极组包括在第一方向上顺序地升高且在第二方向上升高的第二焊盘区域。

公开(公告)号：CN109326602A

公开(公告)日：2019-02-12

申请号：CN201810762087.4

申请日：2018-07-11

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  李东植 ,  任峻成

IPC: H01L27/11529 ,  H01L27/11551

CPC classification number: H01L27/11286 ,  H01L23/53295 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/0649 ,  H01L27/11529 ,  H01L27/11551

Abstract: 一种三维半导体存储器件包括：衬底，包括外围电路区域和单元阵列区域；多个外围栅极叠层，设置在所述外围电路区域中；以及电极结构，设置在所述单元阵列区域中。电极结构包括下电极、设置在所述下电极上的下绝缘层、以及交替堆叠在所述下绝缘层上的上电极和上绝缘层。所述下绝缘层从所述单元阵列区域延伸到所述外围电路区域中并覆盖所述外围栅极叠层。所述下绝缘层包括顺序堆叠在彼此上的第一下绝缘层和第二下绝缘层。所述第一下绝缘层包括第一绝缘材料，并且所述第二下绝缘层包括与所述第一绝缘材料不同的第二绝缘材料。

公开(公告)号：CN106449631A

公开(公告)日：2017-02-22

申请号：CN201610637818.3

申请日：2016-08-05

Applicant: 三星电子株式会社

Inventor： 任峻成 ,  张圭伯 ,  许星会 ,  金宇中

IPC: H01L27/02 ,  H01L27/11575 ,  H01L27/11582 ,  H01L27/11548 ,  H01L27/11556

Abstract: 公开了一种半导体装置，所述半导体装置包括基底、多个存储单元阵列和气隙结构。基底包括单元区、外围电路区和边界区。边界区在单元区与外围电路区之间。多个存储单元阵列在单元区上。气隙结构包括形成在基底的边界区中的沟槽。气隙结构限定气隙。

公开(公告)号：CN111435663B

公开(公告)日：2024-10-18

申请号：CN202010029757.9

申请日：2020-01-10

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  梁宇成 ,  李东植

IPC: H10B41/30 ,  H10B41/20 ,  H10B43/30 ,  H10B43/20

Abstract: 公开了一种半导体器件包括：栅电极，在与衬底上表面垂直的第一方向上彼此间隔开，并且在与第一方向垂直的第二方向上延伸不同的长度。该器件还包括：第一沟道和第二沟道，穿透栅电极并在第一方向上延伸；水平部分，设置在栅电极的下部中，并且将第一沟道和第二沟道的下部彼此连接；以及源极线，设置在第二沟道的上部中并连接到第二沟道。栅电极包括存储器单元中包括的存储器单元电极、设置在存储器单元电极的下部中的第一接地选择电极、设置在存储器单元电极的上部中的第二接地选择电极、以及设置在存储器单元电极的上部中的串选择电极。

公开(公告)号：CN109378315B

公开(公告)日：2024-02-02

申请号：CN201810596910.9

申请日：2018-06-11

Applicant: 三星电子株式会社

Inventor： 黄盛珉 ,  任峻成 ,  李吉成 ,  赵恩锡

IPC: H10B41/27 ,  H10B41/40 ,  H10B41/30 ,  H10B43/27 ,  H10B43/30 ,  H10B43/40

Abstract: 一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。

公开(公告)号：CN108538844B

公开(公告)日：2023-11-28

申请号：CN201711214301.4

申请日：2017-11-28

Applicant: 三星电子株式会社

Inventor： 金英宇 ,  任峻成 ,  尹壮根 ,  黄盛珉

IPC: H10B41/40 ,  H10B41/20 ,  H10B43/40 ,  H10B43/20

Abstract: 提供了一种三维(3D)半导体装置，所述3D半导体装置包括具有单元阵列区和外围电路区的基底。单元阵列结构位于单元阵列区中，并包括3D存储器单元阵列。外围逻辑结构位于外围电路区中并包括外围电路晶体管。单元绝缘层使单元阵列结构绝缘。外围绝缘层与外围逻辑结构和单元阵列区绝缘并且具有多孔层。

公开(公告)号：CN115620785A

公开(公告)日：2023-01-17

申请号：CN202210807153.1

申请日：2022-07-07

Applicant: 三星电子株式会社

Inventor： 吴银珠 ,  张炳哲 ,  昔浚荣 ,  宋英杰 ,  任峻成

IPC: G11C16/26

Abstract: 一种非易失性存储(NVM)器件包括多个存储块和接收特定命令和地址的控制逻辑。控制逻辑可以响应于地址对与多个存储块中的所选择的块的字线之一连接的存储单元执行基于单元计数的动态读取(CDR)操作。控制逻辑包括单元计数比较电路，其被配置为：(1)根据CDR操作将多个状态中的最高编程状态的第一单元计数值与至少一个参考值进行比较，以及(2)将多个状态中的擦除状态的第二单元计数值与该至少一个参考值进行比较。另外，控制逻辑包括读取电平选择器，其被配置为根据单元计数比较电路的比较结果来选择读取电平偏移。