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公开(公告)号：CN107679117A
公开(公告)日：2018-02-09
申请号：CN201710842872.6
申请日：2017-09-18
Applicant: 西安交通大学
Abstract: 一种全场稠密点快速匹配系统，通过参考图像存储器模块和目标图像存储器模块将捕获到的图像数据进行缓存，系统同时设置了搜索子区全模板平方和模块和搜索子区局部模板平方和模块，参考子区局部模板平方和模块、搜索子区局部模板平方和模块、局部模板乘积和模块的输出结果输入到局部模板相关系数计算模块得到局部模板相关系数，局部模板相关系数输入到阈值比较模块得出当前的匹配窗口与局部模板的相关性，局部模板匹配排除了大量的非匹配窗口，如果阈值比较后需要进行全模板计算，则采用分时复用的方法对乘法器阵列进行复用，保证在时钟周期内完成窗口的全模板计算，大大降低了算法硬件实现的成本。
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公开(公告)号：CN104393864B
公开(公告)日：2017-06-27
申请号：CN201410713200.1
申请日：2014-11-27
Applicant: 西安交通大学
IPC: H03K19/003 , H03K19/094
Abstract: 本发明公开了一种抗单粒子翻转的SR锁存器，包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本发明写入速度快，延迟短，符合抗辐射高速度集成电路的要求。
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公开(公告)号：CN104464795B
公开(公告)日：2017-06-06
申请号：CN201410713197.3
申请日：2014-11-27
Applicant: 西安交通大学
IPC: G11C11/413
Abstract: 本发明公开了一种抗单粒子翻转的静态随机存储单元，包括信号输入端、信号输出端、时钟端口、第一控制节点、第二控制节点、第一存储节点、第二存储节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管。本发明可以减少数据写入的延迟时间，功耗低，占用面积小。
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公开(公告)号：CN101776730B
公开(公告)日：2012-07-04
申请号：CN201010103360.6
申请日：2010-01-29
Applicant: 西安交通大学
IPC: G01R31/3183
Abstract: 本发明涉及集成电路测试领域，公开了一种集成电路的测试图形生成器及其测试方法。该测试图形生成器包括可重构的单个位变化的循环码线性反馈移位寄存器，基于本原多项式的线性反馈移位寄存器，二维异或门阵列；与传统的测试图形生成器相比，硬件开销较小，重复的测试图形数量少，测试时间短，生成的测试图形均匀分布，能够获得较高的故障覆盖率；并且所生成的单跳变测试序列降低了被测电路输入端的转换次数，从而大大降低被测集成电路的测试功耗。
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公开(公告)号：CN119727665A
公开(公告)日：2025-03-28
申请号：CN202411791486.5
申请日：2024-12-06
Applicant: 西安交通大学
Abstract: 本发明公开了一种Σ‑ΔADC降采样数字滤波器浮点系数定点化单元设计方法，采用全数字实现，融合了基于图论的最优编码、混合编码组合及乘加运算优化技术。通过基于图论的混合编码方法，减少了乘加法运算硬件资源，提升了运算速度，并在保证延时微降的同时，显著优化了面积与功耗。此外，运用优化进位链重排算法，最大化加法器扇出数与连线效率。相较于传统浮点系数定点化编码与加法器方法，本发明能够有效地实现Σ‑ΔADC的数字模块中降采样滤波器的乘加运算优化，在保持面积相近的基础上，大幅削减了功耗延迟积，显著增强了降采样数字滤波器浮点系数定点化单元的综合性能，适用于Σ‑ΔADC数字模块中的降采样滤波器乘加运算优化。
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Patent Agency Ranking
公开(公告)号：CN119727664A
公开(公告)日：2025-03-28
申请号：CN202411791484.6
申请日：2024-12-06
Applicant: 西安交通大学
Abstract: 本发明公开了一种用于Σ‑ΔADC降采样的数字滤波器结构，采用全数字方法构建三阶单环前馈系统，串联集成积分‑梳状级联滤波器、补偿滤波器及半带滤波器。其中，积分‑梳状级联滤波器由多级积分器串联组成递归结构，支持降采样倍数可编程，通过前移延时单元位置提高并行度和硬件利用率。补偿滤波器采用奇数阶积分器多支路并行，缩减资源占用，显著提升处理速度；半带滤波器运用重定时技术调整系数位置，减小关键路径延迟，提高系统最高频率,同时通过对称结构及复用抽取路径减少计算量，前置抽取降低运算速率需求与数据损耗。本发明实现Σ‑ΔADC数字模块中降采样滤波器的低功耗、低硬件消耗与高设计灵活性。
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公开(公告)号：CN118444742A
公开(公告)日：2024-08-06
申请号：CN202410540985.0
申请日：2024-04-30
Applicant: 西安交通大学
IPC: G05F1/67
Abstract: 本发明公开了一种用于压电能量收集的最大功率点电压检测电路及最大功率追踪电路，包括压电源、整流器、开路电压检测电路、DC‑DC阻抗匹配变换器、MPPT算法模块及能量存储模块，其中，压电源的输出端与整流器的输入端连接，整流器的输出端与开路电压检测电路以及DC‑DC阻抗匹配变换器的输入相连接，开路电压检测电路的输出端与MPPT算法模块的输入端连接，MPPT算法模块的输出端与DC‑DC阻抗匹配变换器的控制端相连接，能量存储模块的输入端与DC‑DC阻抗匹配变换器的输出端相连接，该电路能够减少开路采样的时间，降低开路时能量的损耗。
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公开(公告)号：CN113516234B
公开(公告)日：2024-04-09
申请号：CN202110506629.3
申请日：2021-05-10
Applicant: 西安交通大学
IPC: G06N3/063 , G06N3/0464 , G06N3/084
Abstract: 本申请提供了一种缓解忆阻加速器非理想因素的方法及装置，属于电子信息技术领域。所述方法包括：获取已训练好的神经网络中卷积层和/或全连接层的浮点值表示的原始权重、映射各层权重的量化位宽以及忆阻器表示精度；根据所述量化位宽和所述忆阻器表示精度，量化所述原始权重，得到第一理想硬件级权重；将所述第一理想硬件级权重映射到所述忆阻器单元中，得到第一非理想因素硬件级权重；根据所述第一非理想因素硬件级权重，重建浮点值表示的第一非理想因素权重；对所述第一非理想因素权重进行处理，得到浮点值表示的抗非理想因素权重；根据所述抗非理想因素权重，得到第二理想硬件级权重，将所述第二理想硬件级权重，重映射到所述忆阻器单元中。
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公开(公告)号：CN116827117A
公开(公告)日：2023-09-29
申请号：CN202310741984.8
申请日：2023-06-21
Applicant: 西安交通大学
IPC: H02M3/07
Abstract: 本发明涉及一种应用于CPPLL电路中的低功耗高摆幅低失配电荷泵，包括：轨对轨运算放大器、鉴频鉴相器、上拉电荷泵、下拉电荷泵、一号多路选择器、二号多路选择器、单刀双置开关、开关电荷泵以及时序控制电路。其中，轨对轨运算放大器的输入与输出分别通过多路选择器以及单刀双置开关和上拉电荷泵下拉电荷泵的输入端口连接；时序控制电路连接单刀双置开关以及多路选择器控制其导通实现轨对轨运算放大器按需使用；PFD与开关电荷泵连接控制电荷泵输出。运用本发明所述电荷泵技术，可以在提升电荷泵的性能的同时，降低电荷泵所需功耗。
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公开(公告)号：CN115438776A
公开(公告)日：2022-12-06
申请号：CN202211235092.2
申请日：2022-10-10
Applicant: 西安交通大学
Abstract: 本发明公开了一种用于脉冲神经网络的编码方法，该实现方法可用于对输入到脉冲神经网络数据进行编码，使编码后的脉冲序列可以直接被脉冲神经网络处理。该方法首先对编码的所有数据进行归一化，归一化后的数据用多位的二进制表示，二进制数据的1或0表示在对应时间点是否有脉冲发放。本发明为一种用于脉冲神经网络的简易高效编码方法，该技术面向脉冲神经网络，减小了总编码时间长度，提升了编码效率，编码方式简单易硬件实现。
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