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公开(公告)号：CN104393864B
公开(公告)日：2017-06-27
申请号：CN201410713200.1
申请日：2014-11-27
Applicant: 西安交通大学
IPC: H03K19/003 , H03K19/094
Abstract: 本发明公开了一种抗单粒子翻转的SR锁存器，包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本发明写入速度快，延迟短，符合抗辐射高速度集成电路的要求。
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公开(公告)号：CN104392745B
公开(公告)日：2017-04-26
申请号：CN201410712195.2
申请日：2014-11-27
Applicant: 西安交通大学
IPC: G11C11/413
Abstract: 本发明公开了一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点、第二存储节点、第一控制节点、第二控制节点、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及电源VDD；本发明写入时间短，并且恢复时间短。
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公开(公告)号：CN105577146A
公开(公告)日：2016-05-11
申请号：CN201510940345.X
申请日：2015-12-15
Applicant: 西安交通大学
IPC: H03K3/3565 , H03K3/012 , H03K3/013
CPC classification number: H03K3/3565 , H03K3/012 , H03K3/013
Abstract: 本发明公开了一种具有低延时功耗积的抗单粒子翻转的锁存器，采用新型的具有隔离翻转状态的交叉耦合结构，通过设计合理的负反馈通路来加快翻转状态的恢复。在数据传输模式(transparent mode)时，切断负反馈以提高电路的写入速度。在40nm CMOS工艺下仿真结果表明，本发明的临界电荷比传统的锁存器高50倍以上。延时功耗积只有0.0035fs*J，无负载时传播延时只有23.3ps，低于同类型的锁存器。
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Patent Agency Ranking
公开(公告)号：CN104393864A
公开(公告)日：2015-03-04
申请号：CN201410713200.1
申请日：2014-11-27
Applicant: 西安交通大学
IPC: H03K19/003 , H03K19/094
Abstract: 本发明公开了一种抗单粒子翻转的SR锁存器，包括第一信号输出端口、第二信号输出端口、电源、第一存储节点、第二存储节点、第一信号输入端口、第二信号输入端口、第三信号输入端口、第四信号输入端口、第一控制节点、第二控制节点、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管及第十NMOS管。本发明写入速度快，延迟短，符合抗辐射高速度集成电路的要求。
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公开(公告)号：CN105577146B
公开(公告)日：2018-06-26
申请号：CN201510940345.X
申请日：2015-12-15
Applicant: 西安交通大学
IPC: H03K3/3565 , H03K3/012 , H03K3/013
Abstract: 本发明公开了一种具有低延时功耗积的抗单粒子翻转的锁存器，采用新型的具有隔离翻转状态的交叉耦合结构，通过设计合理的负反馈通路来加快翻转状态的恢复。在数据传输模式(transparent mode)时，切断负反馈以提高电路的写入速度。在40nm CMOS工艺下仿真结果表明，本发明的临界电荷比传统的锁存器高50倍以上。延时功耗积只有0.0035fs*J，无负载时传播延时只有23.3ps，低于同类型的锁存器。
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公开(公告)号：CN104680531B
公开(公告)日：2016-10-26
申请号：CN201510091584.2
申请日：2015-02-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种连通量统计信息提取方法及VLSI结构，包括以下步骤：同时对二值图像的相邻两个行进行扫描，判断当前行与上一行之间是否存在连通区域，当当前行与上一行之间存在连通区域时，则将上一行中与当前行相连通区域通过等价游程对合并规则合并至当前行中，同时将上一行中未与当前行连通的区域记作已结束区域，并输出已结束区域的信息，再更新当前行中连通区域的游程编号；当当前行为最后一行时，则根据等价游程对合并规则合并当前行行内的连通区域，然后将合并后得到的区域记作已结束区域，再输出已结束区域的信息，得连通量统计信息。本发明能够通过快速对二值图像处理提取二值图像的连通量统计信息，硬件资源消耗小。
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公开(公告)号：CN104680531A
公开(公告)日：2015-06-03
申请号：CN201510091584.2
申请日：2015-02-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种连通量统计信息提取方法及VLSI结构，包括以下步骤：同时对二值图像的相邻两个行进行扫描，判断当前行与上一行之间是否存在连通区域，当当前行与上一行之间存在连通区域时，则将上一行中与当前行相连通区域通过等价游程对合并规则合并至当前行中，同时将上一行中未与当前行连通的区域记作已结束区域，并输出已结束区域的信息，再更新当前行中连通区域的游程编号；当当前行为最后一行时，则根据等价游程对合并规则合并当前行行内的连通区域，然后将合并后得到的区域记作已结束区域，再输出已结束区域的信息，得连通量统计信息。本发明能够通过快速对二值图像处理提取二值图像的连通量统计信息，硬件资源消耗小。
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公开(公告)号：CN104392745A
公开(公告)日：2015-03-04
申请号：CN201410712195.2
申请日：2014-11-27
Applicant: 西安交通大学
IPC: G11C11/413
CPC classification number: G11C11/417 , G11C11/419
Abstract: 本发明公开了一种高写入速度低静态功耗抗单粒子翻转的SRAM单元，包括脉冲信号输入端、信号输入端、信号输出端、第一存储节点、第二存储节点、第一控制节点、第二控制节点、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及电源VDD；本发明写入时间短，并且恢复时间短。
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