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公开(公告)号：CN119814025A
公开(公告)日：2025-04-11
申请号：CN202411954351.6
申请日：2024-12-27
Applicant: 西安交通大学
Abstract: 本发明提供一种支持双模输入的高速时钟与数据恢复电路，包括：线性鉴相器、电压/电流转换器、环路滤波器、LC压控振荡器、注入锁定型多相时钟产生电路、数据恢复电路和逻辑判决电路；所述的线性鉴相器可对NRZ和PAM4数据进行直接鉴相，搭配逻辑判决电路实现了高增益和线性度，增大了环路带宽；所述的注入锁定型多相时钟产生电路，实现了较好地锁定稳定性和LC压控振荡器的低噪声性能，消除了传统架构导致的抖动容忍度和恢复时钟抖动相噪的相互恶化。本发明可以同时实现高抖动容忍度和良好的恢复时钟相位噪声性能，且具有较低的比特能耗，并支持双模输入。
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Patent Agency Ranking
公开(公告)号：CN119727729A
公开(公告)日：2025-03-28
申请号：CN202411791488.4
申请日：2024-12-06
Applicant: 西安交通大学
Abstract: 本发明公开了一种用于流水线模数转换器的时间域余差放大器，包括：阈值检测电路、电压放大电路以及鉴相器；其中电压放大电路分别与阈值检测电路、鉴相器连接；阈值检测电路与鉴相器连接；电压放大电路包括第一级采样电容、第二级采样电容以及恒定电流下拉电荷泵。恒定电流下拉电荷泵通过电流镜镜像电流对第一级采样电容进行匀速放电，将其保留的余差电压转换为时间信号；鉴相器根据阈值检测电路的触发情况控制第二级采样电容进行充放电，将时间信号转换回电压信号。本发明提供的用于流水线模数转换器的时间域余差放大器，可以实现电容比例与电流镜电流比例乘积形式的电压增益，在保留低功耗特性的同时可以优化线性度与PVT鲁棒性。
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公开(公告)号：CN119727665A
公开(公告)日：2025-03-28
申请号：CN202411791486.5
申请日：2024-12-06
Applicant: 西安交通大学
Abstract: 本发明公开了一种Σ‑ΔADC降采样数字滤波器浮点系数定点化单元设计方法，采用全数字实现，融合了基于图论的最优编码、混合编码组合及乘加运算优化技术。通过基于图论的混合编码方法，减少了乘加法运算硬件资源，提升了运算速度，并在保证延时微降的同时，显著优化了面积与功耗。此外，运用优化进位链重排算法，最大化加法器扇出数与连线效率。相较于传统浮点系数定点化编码与加法器方法，本发明能够有效地实现Σ‑ΔADC的数字模块中降采样滤波器的乘加运算优化，在保持面积相近的基础上，大幅削减了功耗延迟积，显著增强了降采样数字滤波器浮点系数定点化单元的综合性能，适用于Σ‑ΔADC数字模块中的降采样滤波器乘加运算优化。
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公开(公告)号：CN119727664A
公开(公告)日：2025-03-28
申请号：CN202411791484.6
申请日：2024-12-06
Applicant: 西安交通大学
Abstract: 本发明公开了一种用于Σ‑ΔADC降采样的数字滤波器结构，采用全数字方法构建三阶单环前馈系统，串联集成积分‑梳状级联滤波器、补偿滤波器及半带滤波器。其中，积分‑梳状级联滤波器由多级积分器串联组成递归结构，支持降采样倍数可编程，通过前移延时单元位置提高并行度和硬件利用率。补偿滤波器采用奇数阶积分器多支路并行，缩减资源占用，显著提升处理速度；半带滤波器运用重定时技术调整系数位置，减小关键路径延迟，提高系统最高频率,同时通过对称结构及复用抽取路径减少计算量，前置抽取降低运算速率需求与数据损耗。本发明实现Σ‑ΔADC数字模块中降采样滤波器的低功耗、低硬件消耗与高设计灵活性。
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公开(公告)号：CN119814024A
公开(公告)日：2025-04-11
申请号：CN202411954350.1
申请日：2024-12-27
Applicant: 西安交通大学
Abstract: 本发明提供了基于多相位时钟串化的可重构FFE均衡电路、Serdes发射机及芯片，所述基于多相位时钟串化的可重构FFE均衡电路包括：多相位时钟产生电路，用于接收外部时钟源的差分电压信号，并生成多个不同相位的电压信号，生成的多个不同相位的电压信号作为时钟信号输入至可重构FFE抽头产生电路；可重构FFE抽头产生模块，用于接收外部信号源输入的多路并行数据信号，基于所述时钟信号将多路并行数据信号串化生成可重构的多抽头信号；生成的多抽头信号作为多路复用‑驱动电路的输入；多路复用‑驱动电路，用于将多路并行的多抽头信号串化并输送至信道上。本发明针对不同应用场景提供可重构抽头数，不需要额外的延时单元。
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公开(公告)号：CN116405028A
公开(公告)日：2023-07-07
申请号：CN202310267320.2
申请日：2023-03-17
Applicant: 西安交通大学
Abstract: 本发明公开了一种扩频时钟产生电路及方法，属于集成电路设计领域，扩频时钟产生电路包括三角波地址产生电路以及阶数可调节的Sigma‑Delta调制器，所述三角波地址产生电路的输入时钟为时钟电路的锁相环反馈时钟，三角波地址产生电路的数字输出信号为所述Sigma‑Delta调制器的控制输入信号，所述Sigma‑Delta调制器输出24位二进制数，通过24位二进制数控制时钟电路锁相环的环路分频器。同时，本发明还提出了一种所述扩频时钟产生电路的地址码产生方法。本发明能够降低扩频电路复杂度，提高设计效率，同时能够根据应用需求调整扩频范围，扩大应用范围。
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