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公开(公告)号：CN111384153A
公开(公告)日：2020-07-07
申请号：CN202010201303.5
申请日：2020-03-20
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种具有接地P型区的SGT器件，属于功率半导体技术领域。本发明的一种具有接地P型区的SGT器件，通过引入接地P型区，形成空穴抽取通路，消除热空穴对沟槽栅氧化层的去钝化作用；接地P型区与漂移区形成的PN结在器件阻断状态下反偏，降低沟槽底部的电场峰值，减少热空穴的产生。采用本发明可以具有较大的正向电流、较小的阈值电压、较小的导通电阻等特性，并且有效解决了SGT击穿电压不稳定的可靠性问题，同时，本发明还具有屏蔽栅结构的优点。此外，本发明还涉及一种具有接地P型区的SGT器件的制备方法。
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公开(公告)号：CN111244180A
公开(公告)日：2020-06-05
申请号：CN202010047835.8
申请日：2020-01-16
Applicant: 电子科技大学 , 无锡华润华晶微电子有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种改善动态特性的超结VDMOS器件，属于功率半导体器件技术领域。本发明提供的一种改善动态特性的超结VDMOS器件，通过在轻掺杂第一导电类型半导体柱表面引入轻掺杂第二导电类型埋层，并在其上覆盖高K介质材料层和第二多晶硅电极，在不影响器件耐压的前提下，使器件在低漏压下具有较小的Cgd，在高漏压下具有较大的Cgd，实现既能加快开关时间，减小开关功耗，又能减小开关振荡，缓解EMI，从而改善超结器件的动态特性。
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公开(公告)号：CN111244153A
公开(公告)日：2020-06-05
申请号：CN202010047093.9
申请日：2020-01-16
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种抗EMI超结器件，属于功率半导体器件技术领域。本发明提出的一种抗EMI超结器件，通过在漂移区内引入高K介质材料柱，从而与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容，并使多晶硅调控栅与外部电压调控模块相连，在不影响器件耐压的前提下，通过调节多晶硅调控栅上的电位，就可以改变不同漏压下密勒电容Cgd的大小，使Cgd曲线尽可能在低漏压下减小，高漏压下增大，从而实现开关损耗和开关EMI噪声的双向优化。
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公开(公告)号：CN108183130B
公开(公告)日：2020-05-01
申请号：CN201711445502.5
申请日：2017-12-27
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/423
Abstract: 本发明提供一种带有P型埋层的双栅载流子储存性IGBT器件，在传统CSTBT槽栅基础上增加控制栅和屏蔽栅并且在两个栅的底部增加一层P型埋层，器件工作时，控制栅用来控制器件开启接高电位，屏蔽栅用来降低器件电容，不接电位，P型埋层用于降低左右两个控制栅和左右两个屏蔽栅的电场峰值；本发明通过合理调整P‑bury区浓度和结深以及屏蔽栅之间的距离一方面可以降低沟槽底部电场峰值，提高器件的击穿电压，另一方面可以降低器件的栅极‑集电极电容和栅极‑发射极电容，从而达到提高开关速度的效果。
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公开(公告)号：CN106024866B
公开(公告)日：2019-03-29
申请号：CN201610587297.5
申请日：2016-07-25
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 本发明属于半导体技术领域，涉及一种功率半导体器件的沟槽型终端结构。本发明的核心思想是采用剖面形状呈倒梯形的深槽，降低深槽刻蚀和介质填充的难度。同时，为了节省终端面积，在槽壁与水平面之间的夹角较大的情况下实现高耐压，在深槽内部特定位置引入固定电荷，利用这些固定电荷与漂移区电离杂质之间的库仑作用，使结终端处的PN结耗尽区充分展宽，缓解电场的集中，从而使终端的耐压能达到平行平面结的击穿电压。采用该结构能够在较小的面积下获得高击穿电压，同时降低了深槽刻蚀和介质填充的工艺难度。
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Patent Agency Ranking
公开(公告)号：CN105590965B
公开(公告)日：2019-03-29
申请号：CN201610144622.0
申请日：2016-03-14
Applicant: 电子科技大学
IPC: H01L29/861
Abstract: 本发明涉及半导体技术，特别涉及一种开启电压可调的平面型金属氧化物半导体二极管。本发明的二极管包括N型重掺杂单晶硅衬底、N‑外延层、阴极电极和阳极电极；N‑外延层上层两侧具有N型重掺杂区，N型重掺杂区下表面连接有P型埋层；N型重掺杂区和P型重掺杂区上面连接金属区，N‑外延层上表面中部具有平面栅结构；二氧化硅栅氧化层的下表面两侧与N型重掺杂区的上表面接触；氮化物介质层位于二氧化硅栅氧化层上表面；阳极电极通过金属区连接P型重掺杂区与P型埋层形成欧姆接触。本发明的有益效果为，具有较大的正向电流、较小的导通压降以及较小的反向漏电流，器件在不影响反向击穿电压和反向漏电的情况下的开启电压可调。
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公开(公告)号：CN105185826B
公开(公告)日：2019-01-22
申请号：CN201510486739.2
申请日：2015-08-10
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/40 , H01L29/417
Abstract: 本发明属于半导体技术领域，具体的说涉及一种横向RC‑IGBT器件。本发明的器件在传统的器件结构上，在集电极结构设置了N型电阻区电阻区11，由于薄N电阻区11区域很薄具有大的阻抗，在器件刚开始正向导通时，在较小的电流下就会在薄N电阻区11上产生较大的压降，从而使P+集电区9与N型电场阻止层8之间将产生电压差，使器件从MOSFET模式转换到IGBT模式。本发明提出的新结构可以在极小的电流下完成从MOSFET模式到IGBT模式的转换，因而在导通过程中不会出现snapback现象。在续流二极管模式下，P型基区与N‑漂移区形成的PN结处于正偏状态下，当压降超过J1开启电压后器件导通，可以传导电流。因此，本发明提供的横向RC‑IGBT器件，完全消除了传统RC‑IGBT正向导通过程中的Snapback现象。
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公开(公告)号：CN109119468A
公开(公告)日：2019-01-01
申请号：CN201810993531.3
申请日：2018-08-29
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 一种屏蔽栅DMOS器件，属于功率半导体技术领域，本发明在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，各电极之间由介质层相互隔离，由于引进了位置可调的浮空栅电极，器件的栅源电容得以减小，且栅源电容与栅漏电容的比值可调，同时浮空栅电极和接地的屏蔽栅电极的结合使得第一导电类型半导体漂移区内部的电场更加均匀地分布，因此本发明提出的一种屏蔽栅DMOS器件，减小了器件的开关损耗，提高了器件开关速度和耐压水平，改善了导通电阻和开关损耗的矛盾关系。
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公开(公告)号：CN109065610A
公开(公告)日：2018-12-21
申请号：CN201810956061.3
申请日：2018-08-21
Applicant: 电子科技大学
CPC classification number: H01L29/78 , H01L29/0646 , H01L29/1066
Abstract: 本发明提供一种屏蔽栅器件，本发明在深槽结构中引入栅电极及设于栅电极外围的应变介质层，应变介质层会对电子电流路径所在的半导体材料区域施加压缩应力，从而增加电子的迁移率，因此，在应变介质层中会形成电子积累层，致使在正向导通过程中电子电流流经导通电阻更低的路径，降低屏蔽栅器件的导通电阻；同时，体内场板与N‑漂移区形成横向电场，体内场板中掺入的负电荷可以进一步辅助耗尽N‑漂移区，使得电场分布更趋于矩形，提高击穿电压。
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公开(公告)号：CN108767006A
公开(公告)日：2018-11-06
申请号：CN201810550237.5
申请日：2018-05-31
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L23/544
Abstract: 本发明提供了一种集成电压采样功能的IGBT器件，属于功率半导体器件技术领域。本发明在体区引入JFET结构的沟道处于常关状态，器件正向导通状态下，体区存储载流子，增强电导调制作用，降低了器件的饱和导通压降；器件关断状态下，体区起到浮空场限环作用，减弱了槽栅底部的电场聚集现象，提高器件的耐压可靠性；本发明所引入JFET结构的栅极和源极分别与外围控制电路和采样端口相连，利用JFET结构源极电压变化与IGBT耐压之间的映射关系即可实现电压采样功能，在达到电气隔离效果的同时也不会损害器件正向阻断特性；通过改变JFET结构的栅极偏置电压，实现电压采样比的调整，用以满足不同应用条件对电压采样的要求。本发明采样结构简单，与现有工艺兼容。
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