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公开(公告)号：CN112382653B
公开(公告)日：2024-02-23
申请号：CN202010668590.0
申请日：2020-07-13
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/266 , G06F30/20
Abstract: 本发明属于功率半导体器件技术领域，涉及一种横向变掺杂终端结构的设计方法的优化。本发明提出的一种横向变掺杂终端结构，通过优化终端区的掩膜版窗口宽度，改善VLD终端区掺杂浓度分布。改进后的横向变掺杂终端杂质浓度分布，能够获得更加均匀的表面电场分布，提高器件击穿电压，且实现简单，仅需要调整掩模版窗口大小，不需要额外工艺步骤。
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公开(公告)号：CN112382653A
公开(公告)日：2021-02-19
申请号：CN202010668590.0
申请日：2020-07-13
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/266 , G06F30/20
Abstract: 本发明属于功率半导体器件技术领域，涉及一种横向变掺杂终端结构的设计方法的优化。本发明提出的一种横向变掺杂终端结构，通过优化终端区的掩膜版窗口宽度，改善VLD终端区掺杂浓度分布。改进后的横向变掺杂终端杂质浓度分布，能够获得更加均匀的表面电场分布，提高器件击穿电压，且实现简单，仅需要调整掩模版窗口大小，不需要额外工艺步骤。
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公开(公告)号：CN111244180B
公开(公告)日：2021-01-22
申请号：CN202010047835.8
申请日：2020-01-16
Applicant: 电子科技大学 , 无锡华润华晶微电子有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种改善动态特性的超结VDMOS器件，属于功率半导体器件技术领域。本发明提供的一种改善动态特性的超结VDMOS器件，通过在轻掺杂第一导电类型半导体柱表面引入轻掺杂第二导电类型埋层，并在其上覆盖高K介质材料层和第二多晶硅电极，在不影响器件耐压的前提下，使器件在低漏压下具有较小的Cgd，在高漏压下具有较大的Cgd，实现既能加快开关时间，减小开关功耗，又能减小开关振荡，缓解EMI，从而改善超结器件的动态特性。
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公开(公告)号：CN111969041A
公开(公告)日：2020-11-20
申请号：CN202010870477.0
申请日：2020-08-26
Applicant: 电子科技大学
Abstract: 本发明属于功率半导体技术领域，涉及一种超结VDMOS。本发明提供的一种改善EMI的超结VDMOS，在漂移区引入长度不等的第二导电类型半导体耐压柱，缓解了超结器件栅漏之间耗尽层的纵向展宽，在Vds较小时抬高Cgd电容值，使Cgd～Vds曲线更平坦。实现了对电压、电流过冲的有效缓解。因此，本发明能够在保证超结VDMOS原有基本电学性能的基础上，缓解了器件的电磁干扰问题。
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公开(公告)号：CN111755504A
公开(公告)日：2020-10-09
申请号：CN202010669592.1
申请日：2020-07-13
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/266 , G06F30/20
Abstract: 本发明提供一种横向变掺杂终端结构及设计方法和制备方法，终端结构包括所述重掺杂第一导电类型半导体衬底1、所述第一导电类型半导体漂移区2和所述第二导电类型半导体终端区3。而它的制备方法也较为简单，先在所述第一导电类型半导体漂移区2上生长牺牲氧化层，然后关键步骤是根据最优的注入窗口宽度分布函数a(xn)制作掩膜版，下一步进行光刻以及刻蚀，最后对光刻出来的离子注入窗口进行注入以及高温退火，形成所述第二导电类型半导体终端区3。本发明提出了优化模型对横向变掺杂的终端窗口进行设计，使终端区得到与有源区距离成反比的杂质浓度分布，从而优化了终端区表面电场，提高了终端的耐压。
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Patent Agency Ranking
公开(公告)号：CN111244180A
公开(公告)日：2020-06-05
申请号：CN202010047835.8
申请日：2020-01-16
Applicant: 电子科技大学 , 无锡华润华晶微电子有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明涉及一种改善动态特性的超结VDMOS器件，属于功率半导体器件技术领域。本发明提供的一种改善动态特性的超结VDMOS器件，通过在轻掺杂第一导电类型半导体柱表面引入轻掺杂第二导电类型埋层，并在其上覆盖高K介质材料层和第二多晶硅电极，在不影响器件耐压的前提下，使器件在低漏压下具有较小的Cgd，在高漏压下具有较大的Cgd，实现既能加快开关时间，减小开关功耗，又能减小开关振荡，缓解EMI，从而改善超结器件的动态特性。
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公开(公告)号：CN111244153A
公开(公告)日：2020-06-05
申请号：CN202010047093.9
申请日：2020-01-16
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种抗EMI超结器件，属于功率半导体器件技术领域。本发明提出的一种抗EMI超结器件，通过在漂移区内引入高K介质材料柱，从而与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容，并使多晶硅调控栅与外部电压调控模块相连，在不影响器件耐压的前提下，通过调节多晶硅调控栅上的电位，就可以改变不同漏压下密勒电容Cgd的大小，使Cgd曲线尽可能在低漏压下减小，高漏压下增大，从而实现开关损耗和开关EMI噪声的双向优化。
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公开(公告)号：CN111755504B
公开(公告)日：2024-02-23
申请号：CN202010669592.1
申请日：2020-07-13
Applicant: 电子科技大学
IPC: H01L29/06 , H01L21/266 , G06F30/20
Abstract: 本发明提供一种横向变掺杂终端结构及设计方法和制备方法，终端结构包括所述重掺杂第一导电类型半导体衬底1、所述第一导电类型半导体漂移区2和所述第二导电类型半导体终端区3。而它的制备方法也较为简单，先在所述第一导电类型半导体漂移区2上生长牺牲氧化层，然后关键步骤是根据最优的注入窗口宽度分布函数a(xn)制作掩膜版，下一步进行光刻以及刻蚀，最后对光刻出来的离子注入窗口进行注入以及高温退火，形成所述第二导电类型半导体终端区3。本发明提出了优化模型对横向变掺杂的终端窗口进行设计，使终端区得到与有源区距离成反比的杂质浓度分布，从而优化了终端区表面电场，提高了终端的耐压。
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公开(公告)号：CN111682071A
公开(公告)日：2020-09-18
申请号：CN202010748589.9
申请日：2020-07-30
Applicant: 电子科技大学
IPC: H01L29/78
Abstract: 本发明提供一种集成反馈MOS结构的可控型采样场效应晶体管器件，包括：P型衬底、N型漂移区、P型重掺杂一区、N型半导体漏区、P型Double RESURF区、P型第一体区、P型重掺杂二区、N型重掺杂一区、P型第二体区、N型重掺杂二区、N型重掺杂三区、P型重掺杂三区、第一多晶硅、第二多晶硅、多晶硅栅极、氧化层、漏极金属、金属、导线金属以及衬底金属；本发明将传统高压C-SenseFET结构与FB-MOS结构集成，通过FB-MOS区域的栅极-漏极短路连接到C-SenseFET结构的源极从而提供G2栅极的负偏置，实现了高压C-SenseFET新结构的设计，在线性区内确保了电流感测值的准确性，在饱和区内确保了充电电流的稳定性，有效地抑制了器件的负温效应，改善了C-SenseFET的温度特性。
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公开(公告)号：CN111969040B
公开(公告)日：2022-06-07
申请号：CN202010869506.1
申请日：2020-08-26
Applicant: 电子科技大学
Abstract: 本发明属于功率半导体技术领域，涉及一种超结MOSFET。本发明提供的一种超结MOSFET器件，在漂移区引入长度渐变，浓度渐变的第二导电类型半导体柱，通过减小靠近JFET区耐压柱的长度来避免相邻耐压柱横向耗尽，纵向扩展造成的Cgd电容迅速下降，使Cgd～Vds曲线上的最小值点向Vds更大的方向移动，在Vds较小时抬高Cgd电容值，并使Cgd～Vds曲线更平坦。从而既能加快开关时间，减小开关功耗，又能减小开关振荡，缓解EMI，从而改善超结器件的动态特性。
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