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公开(公告)号：CN109037310B
公开(公告)日：2020-12-29
申请号：CN201810898315.0
申请日：2018-08-08
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 一种超结功率器件终端结构及其制备方法，属于功率半导体技术领域。本发明包括衬底、外延层、截止环和多层渐变掺杂区；通过在终端区的外延层内沿横向自上而下设置多层渐变掺杂区，并使其掺杂浓度和延伸深度渐变。沿器件横向，表面掺杂浓度在接近沟道截止环的方向达到最低，有效减小结边缘的电场峰值，同时，渐变掺杂区从体内向表面沿横向延伸深度递增，有利于缓解结边缘曲率效应对击穿电压的影响；沿器件纵向，硅体内掺杂浓度小于表面，有利于体内空间电荷区向渐变掺杂区一侧扩展。本发明改善了终端区的击穿电压对电荷不平衡的敏感程度，提高了终端耐压能力。
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公开(公告)号：CN109166926A
公开(公告)日：2019-01-08
申请号：CN201810995695.X
申请日：2018-08-29
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423
CPC classification number: H01L29/7813 , H01L29/4236 , H01L29/7831
Abstract: 本发明属于功率半导体技术领域，本发明针对常规的屏蔽栅功率器件的元胞密度和电流能力受到限制的问题，提供了一种屏蔽栅功率器件，通过在常规的屏蔽栅元胞结构之间设置一个或多个TMOS元胞结构，在相同的芯片面积下提高沟道密度，使该结构在具有屏蔽栅MOS的较低的栅漏电容、较高的击穿电压、较低的导通电阻的同时，提高其元胞密度和电流能力。
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公开(公告)号：CN109037310A
公开(公告)日：2018-12-18
申请号：CN201810898315.0
申请日：2018-08-08
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 一种超结功率器件终端结构及其制备方法，属于功率半导体技术领域。本发明包括衬底、外延层、截止环和多层渐变掺杂区；通过在终端区的外延层内沿横向自上而下设置多层渐变掺杂区，并使其掺杂浓度和延伸深度渐变。沿器件横向，表面掺杂浓度在接近沟道截止环的方向达到最低，有效减小结边缘的电场峰值，同时，渐变掺杂区从体内向表面沿横向延伸深度递增，有利于缓解结边缘曲率效应对击穿电压的影响；沿器件纵向，硅体内掺杂浓度小于表面，有利于体内空间电荷区向渐变掺杂区一侧扩展。本发明改善了终端区的击穿电压对电荷不平衡的敏感程度，提高了终端耐压能力。
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公开(公告)号：CN107546273A
公开(公告)日：2018-01-05
申请号：CN201710726322.8
申请日：2017-08-22
Applicant: 电子科技大学
Abstract: 本发明提供一种具有抗SEB能力的VDMOS器件，从下到上依次层叠金属化漏极、第一导电类型半导体衬底、第一导电类型半导体外延层、金属化源极；还包括第二导电类型半导体体区、第一导电类型半导体源区、第二导电类型半导体体接触区，两侧的第二导电类型半导体体区之间具有栅极结构；本发明通过在第二导电类型半导体体区的底部引入载流子引导区，引导区的杂质分布能够产生自建电场，该自建电场能够引导载流子避免流经第二导电类型半导体体区位于第一导电类型半导体源区正下方的部分，从而防止了寄生三极管的开启，提高了单粒子辐射时的VDMOS的抗SEB能力。
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公开(公告)号：CN107464839A
公开(公告)日：2017-12-12
申请号：CN201710707119.6
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/745
Abstract: 本发明提供一种防止关断失效的栅控晶闸管器件，从下到上依次层叠金属化阳极、第一导电类型半导体衬底、第二导电类型半导体外延层、金属化阴极；还包括第一导电类型半导体阱区、第二导电类型半导体阱区、重掺杂第一导电类型半导体区、栅极结构；仅在所述第二导电类型半导体阱区的一侧具有低掺杂的第一导电类型半导体区和由金属填充的沟槽，第一导电类型半导体区的宽度和沟槽的宽度之和小于或等于第二导电类型半导体阱区宽度的一半；本发明能有效地防止栅控晶闸管器件的关断失效，提高栅控晶闸管器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN109119468B
公开(公告)日：2021-11-23
申请号：CN201810993531.3
申请日：2018-08-29
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 一种屏蔽栅DMOS器件，属于功率半导体技术领域，本发明在控制栅电极和屏蔽栅电极之间设置一个额外的浮空栅电极，各电极之间由介质层相互隔离，由于引进了位置可调的浮空栅电极，器件的栅源电容得以减小，且栅源电容与栅漏电容的比值可调，同时浮空栅电极和接地的屏蔽栅电极的结合使得第一导电类型半导体漂移区内部的电场更加均匀地分布，因此本发明提出的一种屏蔽栅DMOS器件，减小了器件的开关损耗，提高了器件开关速度和耐压水平，改善了导通电阻和开关损耗的矛盾关系。
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公开(公告)号：CN108598152B
公开(公告)日：2020-11-13
申请号：CN201810527223.1
申请日：2018-05-29
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明提供一种超结器件终端结构，从器件边缘向器件有源区方向依次具有终端区和过渡区，终端区和过渡区共用第一导电类型半导体衬底以及第一导电类型外延层；终端区包括：终端区第二导电类型柱区、截止环；过渡区包括过渡区第二导电类型柱区、第二导电类型体区，过渡区第二导电类型柱区下方设有绝缘介质区，绝缘介质区的上表面与过渡区第二导电类型柱区接触，绝缘介质区下表面的深度和终端区第二导电类型柱区的深度相同；本发明不影响超结器件耐压的同时，使反向恢复电荷减少，改善反向恢复过程中终端过渡区主结边缘的电流集中现象，减小器件的开关损耗，提高超结器件的开关速度以及终端的可靠性。
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公开(公告)号：CN108447913B
公开(公告)日：2020-09-29
申请号：CN201810490635.2
申请日：2018-05-21
Applicant: 电子科技大学
Abstract: 本发明提供一种集成肖特基二极管的LDMOS器件，包括第一导电类型半导体衬底、第一导电类型半导体埋层、第二导电类型半导体漂移区、第一导电类型半导体重掺杂区、第一导电类型半导体体区、第二导电类型半导体缓冲层、栅氧化层、多晶硅栅、金属化源极和金属化漏极；通过在第二导电类型半导体漂移区内设置相互独立的第一沟槽隔离结构和第二沟槽隔离结构，其深度可调节，进而增大器件耐压调节的灵活性；并通过在第一沟槽隔离结构和第二沟槽隔离结构之间设置相互分离的第一第一导电类型半导体屏蔽区和第二第一导电类型半导体屏蔽区，其与肖特基电极形成反向并联的肖特基二极管，将传统结构的寄生体二极管续流模式转变为肖特基二极管续流模式。
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公开(公告)号：CN107464839B
公开(公告)日：2020-02-04
申请号：CN201710707119.6
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/745
Abstract: 本发明提供一种防止关断失效的栅控晶闸管器件，从下到上依次层叠金属化阳极、第一导电类型半导体衬底、第二导电类型半导体外延层、金属化阴极；还包括第一导电类型半导体阱区、第二导电类型半导体阱区、重掺杂第一导电类型半导体区、栅极结构；仅在所述第二导电类型半导体阱区的一侧具有低掺杂的第一导电类型半导体区和由金属填充的沟槽，第一导电类型半导体区的宽度和沟槽的宽度之和小于或等于第二导电类型半导体阱区宽度的一半；本发明能有效地防止栅控晶闸管器件的关断失效，提高栅控晶闸管器件的可靠性。
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公开(公告)号：CN107331704B
公开(公告)日：2019-08-23
申请号：CN201710706917.7
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/745 , H01L29/749 , H01L29/06
Abstract: 本发明提供了一种栅压控制晶闸管器件，属于功率器件技术领域。本发明自下而上包括依次层叠设置的金属阳极、第一导电类型半导体掺杂衬底，第二导电类型半导体掺杂外延层和金属阴极；所述第二导电类型半导体掺杂外延层顶层中部设置有栅极结构，栅极结构两侧设置有第一导电类型半导体掺杂阱区，所述第一导电类型半导体掺杂阱区表面下方具有第二导电类型半导体掺杂阱区，所述第二导电类型半导体掺杂阱区表面下方具有第一导电类型半导体重掺杂区；所述第一导电类型半导体掺杂阱区的掺杂浓度从靠近多晶硅栅电极到远离多晶硅栅电极的方向逐渐减小。本发明提升了栅压控制晶闸管的抗浪涌能力。
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