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公开(公告)号：CN116504781A
公开(公告)日：2023-07-28
申请号：CN202210873028.0
申请日：2022-07-21
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/07
Abstract: 本发明提供一种能够抑制损耗的驱动装置以及半导体模块。根据实施方式，驱动装置包括能够驱动半导体装置的驱动电路。所述半导体装置包括第一电极、第二电极、第三电极、第四电极、半导体部件以及绝缘部件。所述驱动电路能够将第一驱动信号供给至所述第三电极，并能够将第二驱动信号供给至所述第四电极。在第一动作中，所述第一驱动信号从第一电位变化为比所述第一电位高的第二电位。在所述第一动作中，所述第二驱动信号在从第三电位变化为比所述第三电位高的第四电位后，变化为所述第三电位与所述第四电位之间的第五电位。
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公开(公告)号：CN111697068B
公开(公告)日：2023-06-06
申请号：CN201910739105.1
申请日：2019-08-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 提供一种可以抑制击穿的发生的半导体装置。半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域、栅极电极、第2导电型的第6半导体区域、第2电极和配线部。配线部隔着绝缘层设于第6半导体区域之上，与第2电极分离，与栅极电极电连接。位于第6半导体区域下方的第1半导体区域的沿着第1面的面积、相对于位于第6半导体区域下方的第2半导体区域的沿着第1面的面积的比率，小于位于第4半导体区域下方的第1半导体区域的沿着第1面的面积、相对于位于第4半导体区域下方的第2半导体区域的沿着第1面的面积的比率。
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公开(公告)号：CN115566040A
公开(公告)日：2023-01-03
申请号：CN202210104114.5
申请日：2022-01-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L23/50 , H01L29/739
Abstract: 本发明提供一种能够使特性稳定的半导体装置及半导体模块。根据实施方式，半导体装置包含第一～第三电极、第一布线部件、半导体部件及绝缘部件。半导体部件在第一方向上设置于第一电极与第二电极之间、以及第一电极与第一布线部件的第一延伸部之间。半导体部件包含第一～第六半导体区域。第六半导体区域与第二电极电连接，为第一导电型。第六半导体区域的至少一部分位于第二半导体区域的一部分与第一延伸部之间。绝缘部件包含第一绝缘区域。第一绝缘区域设置于第三电极与半导体部件之间。
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公开(公告)号：CN114447112A
公开(公告)日：2022-05-06
申请号：CN202110971529.8
申请日：2021-08-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 本发明公开半导体装置以及半导体模块。提供能够降低损耗的半导体装置以及半导体模块。根据实施方式，半导体装置包括第1电极、第2电极、第3电极、第4电极、半导体构件、第1绝缘构件以及第2绝缘构件。半导体构件设置于第2电极与第1电极之间。第1半导体构件包括第1～第7半导体区域。第4半导体区域具有第1杂质浓度、第1载流子浓度以及第4半导体区域的体积相对于半导体构件的体积的第1体积比。第7半导体区域具有比第1杂质浓度高的第2导电类型的第2杂质浓度、比第1载流子浓度高的第2导电类型的第2载流子浓度以及比第1体积比高的第2体积比中的至少任意一个。第2体积比是第7半导体区域相对于半导体构件的体积的体积比。
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公开(公告)号：CN108417614B
公开(公告)日：2022-01-18
申请号：CN201710659295.7
申请日：2017-08-04
Applicant: 株式会社东芝
IPC: H01L29/06 , H01L29/739
Abstract: 有关实施方式的半导体装置具有第1电极、多个第1区域、多个第2区域、第1导电型的第8半导体区域、第2导电型的第9半导体区域、第1导电型的第10半导体区域、多个第2电极及第3电极。第1区域具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域及栅极电极。第2区域具有第2导电型的第5半导体区域、第2导电型的第6半导体区域及第1导电型的第7半导体区域。第1区域和第2区域交替地设置。第8半导体区域与多个第1半导体区域电连接。第3电极具有隔着第1绝缘层设在第10半导体区域之上的布线部。
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公开(公告)号：CN113345958A
公开(公告)日：2021-09-03
申请号：CN202010951181.1
申请日：2020-09-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 本发明提供半导体装置的控制方法，能够降低接通时损耗。半导体装置具备第1电极与第2电极间的半导体部及设置于半导体部与第1电极间的第1～第3控制电极。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层设置于第1层与第1电极间，第3层设置于第2层与第1电极间，第4层设置于第1层与第2电极间。对第1～第3控制电极在第1～第3时间点分别施加比阈值电压高的第1～第3电压。在第1～第3时间点后的第4时间点将第3电压降低到比阈值电压低的电平，在第4时间点后的第5时间点将第2电压降低到比阈值电压低的电平，在第5时间点后的第6时间点将第1电压降低到比阈值电压低的电平。
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公开(公告)号：CN113224152A
公开(公告)日：2021-08-06
申请号：CN202010939014.5
申请日：2020-09-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 本发明提供半导体装置，其能够降低二极管动作中的恢复损耗。半导体装置具备第1电极与第2电极之间的半导体部和第1及第2控制电极。第1控制电极配置于第1电极与半导体部之间的第1沟槽内，第2控制电极配置于第2电极与半导体部之间的第2沟槽内。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层、第2导电类型的第4层、第1导电类型的第5层及第1导电类型的第6层。第2层设置于第1层与第1电极之间，第3层设置于第2层与第1电极之间。第4层设置于第1层与第2电极之间，第5层设置于第4层与第2电极之间，第6层设置于第1层与第2电极之间。第2电极经由包括第6层的第1导电类型区域与第1层连接。
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公开(公告)号：CN112786696A
公开(公告)日：2021-05-11
申请号：CN202010951158.2
申请日：2020-09-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 提供能改善二极管特性的半导体装置，其具备半导体部的第1面上的第1电极、与第1面相反一侧的第2面上的第2电极以及位于第1面侧的沟槽中的第1控制电极、第2控制电极。半导体部包括第1导电类型第1层、第2导电类型第2层、第2导电类型第3层、第1导电类型第4层、第2导电类型第5层以及第1导电类型第6层。第2层选择性地设置于第1层与第1电极之间，与第1控制电极相向。第3层包含浓度比第1层的第2导电类型杂质高的第2导电类型杂质，与第2控制电极相向。第4层选择性地设置于第2层与第1电极之间。第5层以及第6层选择性地设置于第1层与第2电极之间。第1电极电连接于第2层以及第3层，第2电极电连接于第4层以及第5层。
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公开(公告)号：CN112713187A
公开(公告)日：2021-04-27
申请号：CN202010951394.4
申请日：2020-09-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 本发明提供半导体装置，其能够降低导通时的导通损耗及关断时的开关损耗。半导体装置具备：半导体部上的第1电极；与第1电极相反的一侧的第2电极；第1～第3控制电极，设置于半导体部与第1电极之间；及第1及第2控制端子，与第1及第2控制电极分别电连接。第1～第3控制电极分别位于在半导体部的第1面侧设置的沟槽中，第3控制电极位于第1及第2控制电极之间。半导体部包括第1导电类型的第1层、第2导电类型的第2层、第1导电类型的第3层及第2导电类型的第4层。第2层位于第1层与第1电极之间，第3层选择性地设置于第2层与第1电极之间。第4层设置于第1层与第2电极之间。第1电极与第2层及第3层电连接。
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公开(公告)号：CN110190053A
公开(公告)日：2019-08-30
申请号：CN201810767250.6
申请日：2018-07-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 下条亮平
Abstract: 本发明的半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第二导电型的第三半导体区域；第一导电型的第四半导体区域；栅极电极；第一导电型的第五半导体区域；第二导电型的第六半导体区域；第二导电型的第七半导体区域；第二导电型的第八半导体区域；第二电极。第一半导体区域具有：第一部分、第二部分、第三部分。第二半导体区域设于第一部分的下方。第三半导体区域设于第一部分的上方。第四半导体区域设于第三半导体区域的上方。第五半导体区域设于第二部分的下方。第六半导体区域设于第二部分的上方。第七半导体区域设于第三部分的上方。第八半导体区域的第二区域的下端位于第一区域的下端的上方。
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