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公开(公告)号：CN118171621A
公开(公告)日：2024-06-11
申请号：CN202410593517.X
申请日：2024-05-14
Applicant: 安徽大学
IPC: G06F30/367 , H03K19/00 , H03K19/20
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。
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公开(公告)号：CN108259033B
公开(公告)日：2024-01-30
申请号：CN201810299290.2
申请日：2018-04-04
Applicant: 安徽大学
IPC: H03K19/003
Abstract: 本发明公开了一种辐射加固的高性能DICE锁存器，在传统DICE锁存器基础上增加4个PMOS晶体管，利用源隔离技术来提高锁存器的抗多节点翻转的能力。相比MDICE锁存器结构，面积、延迟和功耗都有减少，尤其存储‘1’时延迟有很大地减小。相比其他加固结构，辐射加固的高性能DICE锁存器在提高抗多节点翻转能力的同时，对面积、延迟和功耗进行了一定的折中。
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公开(公告)号：CN116386683A
公开(公告)日：2023-07-04
申请号：CN202310189290.8
申请日：2023-03-02
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C7/12 , G11C8/08 , G11C11/408 , G11C11/4094
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于翻转点补偿技术的灵敏放大器，简称为CSCSA、基于该CSCSA设计的放大电路、以及基于该CSCSA设计的芯片。本发明采用P0、N0构成一个反相器，采用P1、N1构成另一个反相器，两个反相器通过C2、C3实现交叉耦合，利用C2、C3存储翻转电压的电压，使偏移电压得到补偿，使后续位线BL或BLB电位可以正确变化，保证了灵敏放大器的正确放大读取功能。本发明的CSCSA在失调电压指标上不落后，在功耗指标上具有一定优势。
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公开(公告)号：CN116346088A
公开(公告)日：2023-06-27
申请号：CN202310216710.7
申请日：2023-03-03
Applicant: 安徽大学
Abstract: 本发明涉及动态随机存取存储技术领域，更具体的，涉及一种基于TFET的单边沿主从触发器，又称为TDFF，以及基于该TDFF设计的触发模块。本发明的TDFF包括12个PTFET晶体管、13个NTFET晶体管、一个反相器INV。本发明基于TFET构建触发器，没有使用传输门或传输管结构，进而避免了传输门引起的正偏P‑I‑N电流问题，而是通过中间节点和时钟信号CLK来控制数据的正确传输。本发明的CLK虽然为单相时钟，但配合TFET晶体管的电路设计，无需对CLK设置时钟反相器也能实现触发器功能。并且经过仿真测试，本发明的功耗指标低，具有较大的较大优势。
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公开(公告)号：CN110995161B
公开(公告)日：2022-10-21
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6‑BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6‑BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6‑BIT电容阵列左端G点形成一个回路，电阻R2和6‑BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
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Patent Agency Ranking
公开(公告)号：CN115050406A
公开(公告)日：2022-09-13
申请号：CN202210983745.9
申请日：2022-08-17
Applicant: 安徽大学
IPC: G11C11/413 , G11C7/12 , G11C7/06 , G11C5/14
Abstract: 本发明属于集成电路技术领域，具体涉及一种SRAM存储器的位线泄漏电流补偿电路，集成位线泄漏电流补偿电路的功能模块，采用该功能模块的数据存储电路及其存储器。位线泄漏电流补偿电路用于连接在SRAM存储器中的存储阵列和灵敏放大器SA之间；存储阵列与两组位线对连接，两组位线对包括主位线对BL、BLB和辅助位线对BL1、BLB1。位线泄漏电流补偿电路包括四组PMOS管对：P0和P1、P2和P3、P4和P5、P6和P7，以及四个电容：C0、C1、C2、C3。本发明提供的存储器中包括存储阵列、位线对、位线泄漏电流补偿电路和灵敏放大器。其中存储阵列由8T SRAM存储单元构成。解决了现有SRAM存储器存在的因位线漏电流导致的数据读取错误，以及读操作延迟较高，数据读取速率不足的问题。
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公开(公告)号：CN114863971A
公开(公告)日：2022-08-05
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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公开(公告)号：CN114822637A
公开(公告)日：2022-07-29
申请号：CN202210638677.2
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明涉及一种基于10T‑SRAM单元的电路结构、芯片及模块。10T‑SRAM单元包括NMOS晶体管N0~N7和PMOS晶体管P0~P1，P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
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公开(公告)号：CN110794909B
公开(公告)日：2021-06-04
申请号：CN201911074924.5
申请日：2019-11-05
Applicant: 安徽大学
IPC: G05F1/56
Abstract: 本发明公开了一种输出电压可调的超低功耗电压基准源电路，包括：依次连接的偏置电流模块、阈值电压差产生模块、以及输出电压调节模块；其中：所述偏置电流模块通过NMOS管实现，NMOS管的阈值电压低于设定值，且NMOS管工作在亚阈值区；所述阈值电压差产生模块，采用了NMOS管阈值电压差来产生基准电压；所述输出电压调节模块，通过宽长比调节电路降低输出的基准电压。其具有超低功耗、面积小和输出基准电压可调的优点。
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公开(公告)号：CN110995161A
公开(公告)日：2020-04-10
申请号：CN201911250609.3
申请日：2019-12-09
Applicant: 安徽大学
IPC: H03B5/24
Abstract: 本发明公开了一种频率可调的基于RC的环形振荡器电路，包括电压跟随器、6-BIT电容阵列、电阻R1和R2、六个反相器，电压跟随器包括两个NMOS晶体管N6和N7、二极管D1、滤波电容C7和电阻R0，该电压跟随器与反相器阵列的VDD相连；六个反相器组成反相器阵列；6-BIT电容阵列和电阻R1、R2串联形成RC网络，电阻R1的左端N点经过三个串联的反相器INV1、INV2、INV3到6-BIT电容阵列左端G点形成一个回路，电阻R2和6-BIT电容阵列的公共端M点经过另外三个串联的反相器INV4、INV5、INV0到电阻R1的左端N点形成另一个回路。该电路采用反相器构成环形电路，功耗极低且面积很小。
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