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公开(公告)号：CN113345894B
公开(公告)日：2024-10-29
申请号：CN202110518907.7
申请日：2021-05-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 半导体器件包括：第一互连结构；多个沟道层，堆叠在第一互连结构上方；栅极堆叠件，包裹除了沟道层的最底部一个沟道层之外的沟道层的每个；源极/漏极部件，邻接沟道层；第一导电通孔，将第一互连结构连接至源极/漏极部件的底部；以及介电部件，位于沟道层的最底部一个沟道层和第一导电通孔之间。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN118315341A
公开(公告)日：2024-07-09
申请号：CN202410307541.2
申请日：2024-03-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 集成电路包括NMOS全环栅(GAA)晶体管和PMOS GAA晶体管。单个栅极金属用于两个晶体管。通过包括沟道区域周围的栅极金属的第一层、栅极金属的第一层周围的半导体层以及半导体层上的栅极金属的栅极填充层，将有效功函数赋予NMOS晶体管。在PMOS晶体管中，栅极金属的栅极填充层位于栅极电介质上，而没有介于中间的半导体层。根据本申请的实施例，提供了集成电路及其形成方法。
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公开(公告)号：CN115394721A
公开(公告)日：2022-11-25
申请号：CN202210705786.1
申请日：2022-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238
Abstract: 一种集成电路的制造方法，包括形成N型及P型全绕式栅极晶体管以及核心全绕式栅极晶体管。上述方法沉积用于P型晶体管的金属栅极层。上述方法与P型晶体管的金属栅极层一起原位形成钝化层。
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公开(公告)号：CN115332170A
公开(公告)日：2022-11-11
申请号：CN202210670314.7
申请日：2022-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/3115 , H01L27/088
Abstract: 一种集成电路的制造方法，包括：形成I/O全绕式栅极晶体管及核心全绕式栅极晶体管。方法通过将金属原子扩散到I/O全绕式栅极晶体管的界面介电层中，对I/O全绕式栅极晶体管的界面介电层进行再成长制程。再成长制程不会将金属原子扩散到核心全绕式栅极晶体管的界面栅极介电层中。
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公开(公告)号：CN114864678A
公开(公告)日：2022-08-05
申请号：CN202210207987.9
申请日：2022-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/06 , H01L29/78 , H01L21/336 , H01L21/8234
Abstract: 本公开提供一种半导体元件结构。半导体元件结构包括一或多个第一半导体层以及双极层，围绕第一半导体层的每一个，其中双极层包括锗。半导体元件结构也包括盖层，围绕并接触双极层，其中盖层包括硅以及一或多个第二半导体层，设置邻近第一半导体层。半导体元件结构还包括栅极电极层，围绕第一半导体层的每一个和第二半导体层的每一个。
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Patent Agency Ranking
公开(公告)号：CN113889437A
公开(公告)日：2022-01-04
申请号：CN202110504442.X
申请日：2021-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一种方法包括：在衬底上方提供半导体沟道层；形成环绕半导体沟道层的第一偶极层；形成环绕第一偶极层的界面介电层；形成环绕界面介电层的高k介电层；形成环绕高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从第二偶极层驱入高k介电层中；去除第二偶极层；以及形成环绕高k介电层的功函数金属层。本申请的实施例提供了半导体器件制造方法及其结构。
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公开(公告)号：CN113421854A
公开(公告)日：2021-09-21
申请号：CN202110382768.X
申请日：2021-04-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/28
Abstract: 一种形成半导体装置的方法，包括：提供结构，结构具有基板、第一和第二通道层在基板上，以及第一和第二栅极介电层分别在第一和第二通道层上；在第一栅极介电层上形成第一偶极图案，第一偶极图案具有第一偶极材料，第一偶极材料具有第一导电型；在第二栅极介电层上形成第二偶极图案，第二偶极图案具有第二偶极材料，第二偶极材料具有与第一导电型相反的第二导电型；以及退火结构使第一偶极图案的元素驱入至第一栅极介电层中以及使第二偶极图案的元素驱入至第二栅极介电层中。
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公开(公告)号：CN113314523A
公开(公告)日：2021-08-27
申请号：CN202011412478.7
申请日：2020-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 本申请的实施例提供了具有第一全环栅(GAA)晶体管、第二GAA晶体管和第三GAA晶体管的半导体。第一(GAA)晶体管包括多个第一沟道构件、位于多个第一沟道构件上方的栅极介电层、位于栅极介电层上方的第一功函数层以及位于第一功函数层上方的胶层。第二GAA晶体管包括多个第二沟道构件、位于多个第二沟道构件上方的界面层、位于界面层上方的栅极介电层、位于栅极介电层上方并与栅极介电层接触的第二功函数层、位于第二功函数层上方并与第二功函数层接触的第一功函数层以及位于第一功函数层上方的胶层。第三GAA晶体管包括多个第三沟道构件、位于多个第三沟道构件上方的栅极介电层以及位于栅极介电层上方的胶层。根据本申请的其他实施例，还提供了制造半导体器件的方法。
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公开(公告)号：CN113113361A
公开(公告)日：2021-07-13
申请号：CN202011361369.7
申请日：2020-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 方法包括：在p型区域和n型区域中分别提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层周围形成栅极介电层；以及在栅极介电层周围形成牺牲层。牺牲层在第一沟道层之间的间隔和第二沟道层之间的间隔中合并。方法还包括：蚀刻牺牲层，从而使得仅牺牲层的位于第一沟道层之间的间隔和第二沟道层之间的间隔中的部分保留；形成覆盖p型区域并且暴露n型区域的掩模；从n型区域去除牺牲层；去除掩模；以及在n型区域中的栅极介电层周围和p型区域中的栅极介电层和牺牲层上方形成n型功函金属层。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN106992155A
公开(公告)日：2017-07-28
申请号：CN201611217271.8
申请日：2016-12-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092 , H01L21/28
CPC classification number: H01L21/823842 , H01L21/82345 , H01L27/092 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/518 , H01L29/7848 , H01L21/8238 , H01L21/28
Abstract: 本发明的实施例涉及具有直接设置在高k介电层上的功函数金属层的集成电路及相关的形成方法。在一些实施例中，通过在高k介电层上直接形成第一功函数金属层来形成集成电路。然后，图案化第一功函数金属层以留在第一器件区的第一栅极区内以及在第二器件区的第二栅极区内被去除。因此，使用高k介电层作为蚀刻停止层，直接在高k介电层上图案化第一功函数金属层，并且改进了图案化窗口。
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