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公开(公告)号：CN104485416A
公开(公告)日：2015-04-01
申请号：CN201410669565.9
申请日：2014-11-20
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明提供一种采用超材料电极结构的阻变存储器及其制备方法。该阻变存储器包括衬底和位于衬底上的电极-阻变层-电极结构，所述电极采用能够对电磁场产生共振的超材料结构。首先在衬底上采用传统半导体CMOS工艺生长阻变薄膜材料层；然后利用光刻胶作为牺牲层，利用传统半导体CMOS工艺的光刻技术，通过牺牲层在阻变薄膜材料层上刻蚀出超材料结构的电极图形；再在刻蚀出的图形上淀积金属电极材料，去除牺牲层后即形成阻变存储器结构。本发明将超材料做成电极结构应用在阻变存储器中，通过电磁波的非接触式激励来实现存储状态的改变，可以应用到电磁开关、电磁波探测等方面，极大的丰富了阻变存储器的应用。
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公开(公告)号：CN103035839B
公开(公告)日：2015-01-21
申请号：CN201210555341.6
申请日：2012-12-19
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明实施例公开了一种阻变存储器及其制备方法。所述阻变存储器形成于衬底上，所述阻变存储器包括第一电极、阻变材料和第二电极，所述第一电极、阻变材料和第二电极均生长在所述衬底表面，所述第一电极和所述第二电极相对设置，所述阻变材料位于所述第一电极和所述第二电极之间，且同时与所述第一电极和所述第二电极接触；所述第一电极与所述衬底的接触面面积大于所述第一电极与所述阻变材料相接触的第一接触面的面积，和/或所述第二电极与所述衬底的接触面面积大于所述第二电极与所述阻变材料相接触的第二接触面的面积。本发明实施例所提供的阻变存储器，大大减小了电极与阻变材料的接触面积，从而在很大程度上减小了操作电流。
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公开(公告)号：CN119847983A
公开(公告)日：2025-04-18
申请号：CN202510336301.X
申请日：2025-03-20
Applicant: 北京大学
Abstract: 本公开涉及一种存内计算架构及其操作策略，存内计算架构包括：存储阵列，存储阵列包括存储串、源线、字线和位线；存储串包括沿第一方向串联的多个存储单元，存储单元包括并联的存储晶体管和旁路电阻，存储串通过下选通管与源线连接，通过上选通管与位线连接，存储单元的控制端与字线连接；驱动及探测电路，与源线连接，驱动及探测电路被配置为向源线注入读取电流，探测并输出源线的电压信号；外围电路，与字线、位线连接，外围电路被配置为控制字线和位线的电压。可以利用存储阵列的架构执行计算任务，可以并行地对多个存储串进行运算，通过检测每个存储单元对应的源线的电压变化，从源线读出计算结果，实现了高效的计算效率。
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公开(公告)号：CN119448983A
公开(公告)日：2025-02-14
申请号：CN202411562394.X
申请日：2024-11-04
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括信号输入端、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块响应第一电平状态，将第一延迟模块的正输出端的电平值置为第二延迟模块的负输出端的电平值，并基于该电平值输出第一信号；第二延迟模块响应第一电平状态，基于第一延迟模块的数据输入端的电平值与第一延迟模块的正输出端的电平值设置第二延迟模块的正输出端的电平值，并基于该电平值输出第二信号；第三延迟模块响应第二电平状态，基于第一延迟模块的负输出端的电平值确定第三延迟模块的正输出端的电平值，并基于该电平值输出第三信号。不同延迟模块可以延迟与自身存在连接关系的其他模块的信号输出，从而避免了分频电路出现信号交叠的问题。
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公开(公告)号：CN119093937A
公开(公告)日：2024-12-06
申请号：CN202411239092.9
申请日：2024-09-05
Applicant: 北京大学
Abstract: 本发明公开了一种逐次逼近闪存模数转换器及其运算方法，属于半导体CMOS超大规模集成电路中的存内计算技术领域。本发明逐次逼近闪存模数转换器一次操作完成N1比特的粗量化，通过N2步量化，对输入信号VIN进行粗量化再细量化，逐步缩短量化步长，每次量化的输出精度为N1比特，直至达到灵敏放大器的失调电压限制，即完成了N(N＝N1*N2)比特的量化。本发明数字控制逻辑简单，并且避免了二进制电容阵列的使用，其面积和功耗小于同精度的Flash ADC和SAR ADC。
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Patent Agency Ranking
公开(公告)号：CN119091944A
公开(公告)日：2024-12-06
申请号：CN202411150153.4
申请日：2024-08-21
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: G11C13/00
Abstract: 本发明公开一种新型存储器的读取方法，属于半导体和CMOS混合集成电路技术领域。本发明新型存储器为非易失性存储器，包括CMOS晶体管与阻变存储器，阻变存储器的底电极连接CMOS晶体管的漏端，阻变存储器为四端操作型器件，所述新型存储器的读取操作具体包括如下步骤：1)在晶体管的漏端(BL)进行器件的电初始化(FORMING)与置位(SET)步骤，在晶体管的源端(SL)进行重置(RESET)操作；2)控制晶体管的栅极施加开启电压，在SL端施加读取电压Vread，在BL端读取电流。本发明通过采用与RESET同向的读取方案，在采用大读取电压的前提，提高电流差窗口，同时有效抑制读干扰。
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公开(公告)号：CN118866051A
公开(公告)日：2024-10-29
申请号：CN202410845248.1
申请日：2024-06-27
Applicant: 北京大学
Abstract: 本发明公开一种CMOS后道工艺兼容的新型存储器的阵列架构及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域。本发明提出一种基于2T2S2R单元的新型三维存储阵列架构，各存储单元除一个晶体管外还额外拥有一个选通管(Selector)，可有效抑制写入串扰和额外读电流；将各单元通过水平方向的源线(SL)引出，读写电流无需经过较长的晶体管沟道；通过共源线(SL)的方法形成实质上的2T2S2R单元，减小SL的面积开销，从而提高集成密度，与平面1S1R阵列相比，本发明在不显著增大面积开销的同时引入晶体管，能大幅度降低1S1R阵列对于选通管非线性度的要求。
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公开(公告)号：CN118714853A
公开(公告)日：2024-09-27
申请号：CN202410747550.3
申请日：2024-06-11
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明公开了一种三维新型存储器阵列及其制备方法，属于半导体(Semiconductor)和CMOS混合集成电路技术领域，采用本发明可以实现三维1T1S1R阵列架构，从而能大幅度降低1S1R平面阵列对于选通管(Selector)非线性度的要求；并将1T1S1R阵列的存储密度提升到和目前NAND存储器相当的程度，远超过目前的1S1R阵列密度。
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公开(公告)号：CN117998867B
公开(公告)日：2024-09-20
申请号：CN202311662690.2
申请日：2023-12-06
Applicant: 北京大学
Abstract: 本发明提供一种新型三维存储器阵列及制备方法，其中的三维存储器阵列包括呈阵列分布的存储单元；存储单元的一端与字线WL连接，另一端与位线BL连接，在每条字线WL的底部设置有对应的选通晶体管，字线WL的底部与选通晶体管的漏极连接；选通晶体管的栅极与栅线GL连接，选通晶体管的源极与源线SL连接；位线BL、字线WL、源线SL及栅线GL共同控制存储单元的状态。利用上述发明能够降低1S1R对于选通管非线性的要求，减低面积开销，提高阵列的密度及存储规模。
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公开(公告)号：CN118449456A
公开(公告)日：2024-08-06
申请号：CN202410714065.6
申请日：2024-06-04
Applicant: 北京大学
Abstract: 本发明公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明未使用D触发器，因此具有更小的面积和功耗。
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