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公开(公告)号：CN118549739A
公开(公告)日：2024-08-27
申请号：CN202410798450.3
申请日：2024-06-20
Applicant: 北京超弦存储器研究院 , 北京大学
IPC: G01R31/00
Abstract: 本发明公开一种基于双晶体管结构检测超快脉冲信号的方法，属于微纳电子学技术领域。本发明采用两个场效应晶体管存储和检测纳秒级别超快电信号，在写字线与写位线分别接入待检测信号和恒定高电平信号，若存在超快电脉冲信号则使得写晶体管导通，将写位线的高电平传递至存储节点；当超快电脉冲信号的下降沿到来后，写晶体管将关断，存储节点中的电压信息将保持一段时间；当存储节点电压大于零时，读晶体管将导通，反之，读晶体管将关断，在读位线始终施加恒定电平，通过读字线流过的电流不为零检测到超快电脉冲信号。本发明大大降低了检测任务对外围电路的精度要求，有效降低了硬件开销。
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公开(公告)号：CN118449456A
公开(公告)日：2024-08-06
申请号：CN202410714065.6
申请日：2024-06-04
Applicant: 北京大学
Abstract: 本发明公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明未使用D触发器，因此具有更小的面积和功耗。
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公开(公告)号：CN118401013A
公开(公告)日：2024-07-26
申请号：CN202410447192.4
申请日：2024-04-15
Applicant: 北京大学
Abstract: 本公开提供了一种高密度存储器及其制备方法、电子设备。该高密度存储器包括：半导体衬底，半导体衬底包括深阱层和设置于深阱层中的多个浅阱层，半导体衬底中设置有多个浅沟槽隔离结构和多个深沟槽隔离结构，浅沟槽隔离结构设置于浅阱层中，深沟槽隔离结构的底端位于深阱层中，相邻的两个浅阱层之间以深沟槽隔离结构相间隔，且浅沟槽隔离结构和深沟槽隔离结构在浅阱层中间隔出有源区；存储结构，存储结构耦合于有源区。该存储器能够在改善漏电问题的同时能够使得存储阵列密度得到进一步提高。
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公开(公告)号：CN117295341A
公开(公告)日：2023-12-26
申请号：CN202311274402.6
申请日：2023-09-28
Applicant: 北京大学
Abstract: 本发明提供一种铁电非易失存储器及制备方法，其中的存储器包括衬底、依次设置在衬底上方的源侧控制栅、存储栅和漏侧控制栅；其中，在衬底上设置源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；源侧控制栅和漏侧控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、源侧控制栅、漏侧控制栅以及漏极的电压，实现数据的写入、读取以及擦除。利用上述发明能够提高存储密度，降低功耗，增强可靠性。
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公开(公告)号：CN117171492A
公开(公告)日：2023-12-05
申请号：CN202311245306.9
申请日：2023-09-25
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现离散余弦变换的处理电路、方法和电子设备，其中处理电路包括控制子电路、第一忆阻器阵列、第二忆阻器阵列和减法子电路；控制子电路被配置为：在第一忆阻器阵列中存储离散余弦变换的算子矩阵中的正值元素，在第二忆阻器阵列中存储算子矩阵中的负值元素的绝对值；以及通过输入电路向第一忆阻器阵列和第二忆阻器阵列发送输入信号；第一忆阻器阵列被配置为：接收输入信号，输出第一输出信号；第二忆阻器阵列被配置为：接收输入信号，输出第二输出信号；减法子电路被配置为：根据第一输出信号和第二输出信号获得结果信号；该处理电路能够显著提升离散余弦变换的运算速度，减少数据搬运的能耗。
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Patent Agency Ranking
公开(公告)号：CN116913335A
公开(公告)日：2023-10-20
申请号：CN202310865318.5
申请日：2023-07-14
Applicant: 北京大学
Abstract: 本发明提供一种基于半导体存储器件2T0C的非运放钳位存内计算电路，属于半导体和CMOS超大规模集成电路中的存储器与存内计算技术领域，包括一个n行m列的2T0C阵列、输入驱动电路、写字线驱动电路、读写电路和输出电路，具有写入、读取、刷新和计算功能，计算时先对2T0C阵列读位线电容预充电压，再由输入驱动电路和输出电路配合，使输入与权值均为“1”的存储单元上有电流流过，该电流对读位线电容放电产生压降，该压降正比于同一列上权值与输入均为“1”的单元的个数之和，实现输出向量等于输入向量与权值矩阵相乘的计算，相比运放钳位读位线电压的设计，本设计全程无直流通路，且无运放功耗，可以得到更高计算能效。
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公开(公告)号：CN116863983A
公开(公告)日：2023-10-10
申请号：CN202310584808.8
申请日：2023-05-23
Applicant: 北京大学
IPC: G11C13/00 , H01L23/528 , G11C11/22 , G11C11/16
Abstract: 本发明提供一种密排式1T1R阵列架构及其数据处理方法，其中的密排式1T1R阵列架构包括至少两个循环单元，各所述循环单元均包括两个纵向对称设置的子阵列，其中，所述子阵列包括一个晶体管串联通路，所述晶体管串联通路包括两个横向对称且相串联的晶体管串联组，两个所述晶体管串联组的输入端均与源线SL相连，所述晶体管串联通路中的各晶体管的控制极均与字线WL相连，在所述晶体管串联通路中的各晶体管的输出端均与相应的位线BL之间连接有新型存储器。本发明提供的密排式1T1R阵列架构及其数据处理方法能够解决现有的新型存储器架构容易出现漏电串扰或无法进一步提升集成密度的问题。
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公开(公告)号：CN116741222A
公开(公告)日：2023-09-12
申请号：CN202310561696.4
申请日：2023-05-18
Applicant: 北京大学
IPC: G11C11/406 , G11C11/4074 , G11C11/4091 , G11C11/4094
Abstract: 本发明提供一种非运放钳位多值存内计算电路及存储器，其中的电路包括氧化物半导体阵列、与氧化物半导体阵列连接的驱动电路、读写及计算电路、多路复用器以及查找表；其中，驱动电路用于驱动氧化物半导体阵列的读字线和写字线；读写及计算电路用于采样全局读位线上的电压并保持、将电压转换为表示计算或读取结果的数字值，以及将多值数字输入转换为待存电压以驱动全局写位线；多路复用器用于实现多个存储列共享一个逐次逼近型模数转换器；查找表用于在刷新模式下，通过模数转换器输出回算存储单元的栅压，以确定应施加的多值数字输入。利用上述发明能够提高存内计算电路的计算能效与并行度。
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公开(公告)号：CN116615036A
公开(公告)日：2023-08-18
申请号：CN202310335739.7
申请日：2023-03-31
Applicant: 北京大学
Abstract: 本发明公布了一种柔性宽光谱光电突触晶体管及其制备方法，属于神经形态计算技术领域。该柔性光电突触晶体管以两层具有不同波段光吸收特征的聚合物半导体作为沟道，采用聚电解质作为栅介电层，利用两种具有不同波段光吸收特征的聚合物半导体来拓宽光电突触器件的光吸收范围，同时聚电解质独特的电学特性，实现低电压操作下的光电双调制，从离子动力学角度模拟多种突触可塑性，且本发明采用的材料均为柔性材料，可应用于各种不规则曲面。
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公开(公告)号：CN116362308A
公开(公告)日：2023-06-30
申请号：CN202211580031.X
申请日：2022-12-09
Applicant: 北京大学
Abstract: 本发明提出了一种神经网络中神经元随机失活的实现方法，属于半导体、人工智能和神经形态计算技术领域。本发明利用叠层器件的阈值电压可调特性，完成神经网络dropout功能，与传统CMOS实现dropout功能相比，面积消耗小，对未来新型神经网络加速芯片的研究有着重要意义。
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