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公开(公告)号：CN110958183B
公开(公告)日：2022-02-25
申请号：CN201911018027.2
申请日：2019-10-24
Applicant: 中国科学院计算技术研究所
IPC: H04L47/36 , H04L47/50 , H04L47/10 , H04L49/9057
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公开(公告)号：CN114021710A
公开(公告)日：2022-02-08
申请号：CN202111254887.3
申请日：2021-10-27
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种利用比特级稀疏性的深度学习卷积加速方法和处理器，包括：获取待卷积的多组数据对，求和每组数据对中激活值和原始权重的指数，得到每一组数据对的指数和，并从所有数据对中选择数值最大的指数和作为最大指数；按计算顺序排列原始权重的尾数，形成权重矩阵，并将权重矩阵中各行统一对齐到最大指数，得到对齐矩阵；剔除对齐矩阵中的松弛位，得到精简矩阵，精简矩阵每一列的基本位按计算顺序递补空位，形成中间矩阵，剔除中间矩阵的空行后，将矩阵中空位置0，得到交错权重矩阵，将交错权重矩阵中每一行中权重段与对应激活值的尾数发送至加法树进行求和处理，通过对处理结果执行移位相加，得到输出特征图作为多组数据对的卷积结果。
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公开(公告)号：CN109583240B
公开(公告)日：2021-06-08
申请号：CN201811234951.X
申请日：2018-10-23
Applicant: 中国科学院计算技术研究所
IPC: G06F21/76
Abstract: 本发明涉及一种集成电路测试方法和系统，包括：获取设计电路，并根据该设计电路具有的路径，生成调用该路径的多条测试向量，将该测试向量输入至该设计电路，得到该设计电路在预设条件下电路运行的第一错误率；根据该设计电路，得到待测芯片，将该测试向量输入至该待测芯片，得到该测试向量在该预设条件下电路运行的第二错误率；判断该第二错误率是否大于该第一错误率一定阈值，若是，则判定该待测芯片存在硬件木马电路，否则认为该待测芯片为合格芯片。
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公开(公告)号：CN107103116B
公开(公告)日：2019-07-30
申请号：CN201710188222.4
申请日：2017-03-27
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提出一种复用追踪缓存的触发装置及设计方法，涉及集成电路可调试性设计技术领域，该装置包括地址生成模块，用于根据触发信号与当前的检测状态生成读追踪缓存地址；追踪缓存模块，用于通过调试接口写入触发检测信息，并根据所述读追踪缓存地址输出对应地址行的内容；输出选择模块，用于根据所述触发信号的部分低位信号输出对应的触发信息并用于触发判断，当触发标志位有效时，则代表检测到触发条件。本发明可以提供对于触发条件的更强的检测能力；硬件开销更小；可配置性好。
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公开(公告)号：CN106650924B
公开(公告)日：2019-05-14
申请号：CN201610970218.9
申请日：2016-10-27
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种基于时间维和空间维数据流压缩的处理器、设计方法、芯片，该处理器包括至少一个存储单元，用于存储操作指令与参与计算的数据；至少一个存储单元控制器，用于对所述存储单元进行控制；至少一个计算单元，用于执行神经网络的计算操作；控制单元，与所述存储单元控制器与所述计算单元相连，用于经由所述存储单元控制器获得所述存储单元存储的指令，并且解析所述指令以控制所述计算单元；计算单元阵列，所述计算单元阵列由m*n个所述计算单元组成，每个所述计算单元完成数据与神经网络权重的卷积运算；至少一个权重检索单元，用于对权重进行检索，其中每个所述权重检索单元与所述计算单元相连，保证具有压缩格式的权重在时间维和空间维数据流压缩下可与对应数据正确计算。
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Patent Agency Ranking
公开(公告)号：CN109581183A
公开(公告)日：2019-04-05
申请号：CN201811234934.6
申请日：2018-10-23
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明涉及一种集成电路的安全测试方法与结构。本发明包括四种工作模式：注册模式，用于获取物理不可克隆函数的所有激励响应对；认证模式，用于验证测试者的权限；测试模式，用于测试集成电路；功能模式，用于电路正常功能运行。本发明还包括三种模块：Bias PUF组模块，用于对测试者的权限进行认证；Multiplexer模块，控制扫描链上的数据流，减少对测试时间的影响；Mask模块，用于保护扫描链上的关键数据不被泄露。本发明能够在不牺牲可测试性的前提下保证扫描链的安全性。
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公开(公告)号：CN109557449A
公开(公告)日：2019-04-02
申请号：CN201811235172.1
申请日：2018-10-23
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明提出一种集成电路难测路径的选择方法。本发明包括：利用动静态协同分析，计算和校准逻辑值为0或为1的概率；根据所计算概率，从输出向输入方向寻找跳变沿传输概率小的路径；为所选路径生成测试向量，判断路径有效性。本发明通过动静态协同分析方法提高了概率计算精度，进而有效寻找出集成电路中的难测路径，为保证集成电路测试覆盖率提供重要支撑。
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公开(公告)号：CN108573309A
公开(公告)日：2018-09-25
申请号：CN201810008518.8
申请日：2018-01-04
Applicant: 中国科学院计算技术研究所
CPC classification number: G06N3/0454 , G06N5/02
Abstract: 本发明涉及一种机器学习算法的自适应调整方法和系统，包括：通过对机器学习算法进行分析，获取控制其计算时间的可控参数，并根据该可控参数在各具体数值下该机器学习算法的实际计算时间，建立该机器学习算法计算时间的量化模型库；根据各时间窗内输入数据的复杂度，对该机器学习算法结构进行粗粒度调整，给定算法模型的复杂度范围，并根据该机器学习算法对该输入数据进行量化描述，结合给定的时间限制在该量化模型库中确定该可控参数的具体数值，并将该具体数值应用至该机器学习算法，以实现该机器学习算法的自适应调整。本发明使得机器学习算法能够在有限的计算资源条件下适应流式数据的在线应用场景，在给定的时间限制下给出合理的计算结果。
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公开(公告)号：CN104699574B
公开(公告)日：2018-04-20
申请号：CN201310662178.8
申请日：2013-12-09
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F11/22
CPC classification number: G06F12/08
Abstract: 本发明实施例公开了一种建立处理器Cache检查点的方法、装置及系统，以保证建立Cache检查点不存在影响处理器运行，该方法包括：在Cache中内容逐行导出过程中，当接收到处理器写Cache信号时，检测确定处理器写Cache操作对应的Cache行在Cache的已导出部分，执行处理器写Cache操作，同时将写Cache操作写入Cache行中内容导出；当接收到处理器写Cache信号时，检测确定处理器写Cache操作对应的Cache行在Cache的未导出部分，执行处理器写Cache操作，暂停Cache中内容导出；当接收到处理器读Cache信号时，执行处理器读Cache操作，暂停Cache中内容导出。
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公开(公告)号：CN104079480B
公开(公告)日：2018-03-30
申请号：CN201410240731.3
申请日：2014-05-30
Applicant: 中国科学院计算技术研究所
IPC: H04L12/701 , G06F15/173
Abstract: 本发明公开了一种三维集成电路片上网络的路由方法，包含：路由选取步骤和数据路由步骤；路由选取步骤用于通过节点不唯一时的随机选择策略，在器件层间确定从源节点到目的节点的最优路由，以确保数据包经过最优路由到达目的节点；数据路由步骤用于基于水平器件层的层间非法转向原则，以及垂直平面内相应转向限制的约束，采用路由策略，将数据包逐步由源节点经过中间节点路由到目的节点。本发明还公开了一种三维集成电路片上网络的路由系统。
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