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公开(公告)号：CN102566967A
公开(公告)日：2012-07-11
申请号：CN201110418897.6
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种高速浮点运算器，采用N级流水线结构，N为大于1的自然数，包括：输入DFF、操作数信息提取及标志位判断单元、N级浮点运算结构、N级DFF和数据选择单元。输入DFF通过操作数信息提取及标志位判断单元连接于N级浮点运算结构中的第一级浮点运算结构，该第一级浮点运算结构连接于N级DFF中的第一级DFF，该第一级DFF连接于N级浮点运算结构中的第二级浮点运算结构，该第二级浮点运算结构连接于N级DFF中的第二级DFF，该第二级DFF连接于N级浮点运算结构中的第三级浮点运算结构，……，依次类推，该第N-1级DFF连接于N级浮点运算结构中的第N级浮点运算结构，最后，该第N级浮点运算结构通过数据选择单元连接于N级DFF中的第N级DFF。
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公开(公告)号：CN102521190A
公开(公告)日：2012-06-27
申请号：CN201110428057.8
申请日：2011-12-19
Applicant: 中国科学院自动化研究所
IPC: G06F13/40
Abstract: 本发明公开了一种多线总线系统。该系统包括实时高速总线、非实时高速总线、非实时低速总线、低速总线互联模块、高速总线互联模块，高速存储器、嵌入式处理器、实时总线输入输出模块、实时总线数据处理模块、非实时高速总线输入输出模块、非实时低速总线输入输出模块。实时总线输入输出模块、实时总线数据处理模块和高速存储器通过实时高速总线接口与实时高速总线相连；嵌入式处理器、非实时高速总线输入输出模块通过非实时高速总线接口与非实时高速总线相连；非实时低速总线输入输出模块通过非实时低速总线接口与非实时低速总线相连；非实时低速总线通过低速总线互联模块与非实时高速总线相连，非实时高速总线通过高速总线互联模块与高速总线相连。本发明可以提供高效的大数据量实时传送和实时处理，有效利用总线带宽。
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公开(公告)号：CN101840324B
公开(公告)日：2012-03-28
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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公开(公告)号：CN106502932B
公开(公告)日：2019-05-24
申请号：CN201610834031.6
申请日：2016-09-20
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种基于分层结构的片间互联接口及其写操作和读操作的方法。其中，该接口包括：事务层，被配置为从存储器搬运读或写操作的数据，并解析由数据链路层传递来的数据，并在数据链路层对数据缓冲区进行写操作时，从数据缓冲区读取数据，以及在使能CRC校验且校验正确时，从数据缓冲区读取数据；数据链路层，被配置为在事务层与物理层之间进行并行数据的拆分和组合、控制码的装配和解析，并根据物理通道数，对读或写操作的数据进行分组；物理层，被配置为根据物理通道，对读或写操作数据进行分组，并处理数据链路层与物理链路之间的数据。通过本发明实施例解决了如何实现低延迟、高带宽及扩展性强的传输的技术问题。
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公开(公告)号：CN105068951B
公开(公告)日：2018-05-08
申请号：CN201510446036.7
申请日：2015-07-27
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种片上系统总线，包括请求优先级队列、仲裁器组、地址与控制信号选择器、互联网络及地址译码器；主设备发送总线请求信号至地址译码器；地址译码器根据总线请求信号，向请求优先级队列发送申请信号；请求优先级队列将申请信号锁存，生成片选信号，并将片选信号发送至互联网络，同时，将申请信号发送至仲裁器组；仲裁器组发送仲裁结果信号至互联网络，互联网络根据仲裁结果信号选择主设备至从设备方向的数据和握手信号，互联网络还根据片选信号控制从设备至主设备方向的数据和握手信号。本发明的片上系统总线在大面积芯片上不同的主从设备之间具有不同的传输时间，实现高速、并行、实时的设备间通信。
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Patent Agency Ranking
公开(公告)号：CN103731239B
公开(公告)日：2017-01-18
申请号：CN201310750101.6
申请日：2013-12-31
Applicant: 中国科学院自动化研究所
IPC: H04L1/00
Abstract: 本发明公开了一种向量处理器的通用CRC并行计算部件及方法。其中所述计算部件包括：16个子数据块CRC编码器和一个子块编码合并模块，其中每个子数据块CRC编码器接收将待编码信息等分成16个子数据块后的其中一个子数据块，并通过所述编码系数矩阵对其进行编码，所述子块编码合并模块将16个子数据块CRC编码器输出的编码结果进行合并后输出编码数据，其输出反馈至第一个子数据块CRC编码器，与第一个子数据块进行异或后参与编码。本发明提出的上述方案具有结构简单、计算并行度高、通用性强、适用于向量处理器实现的优点，可用于光通信、超宽带移动无线通信等高速通信领域中的CRC编码。
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公开(公告)号：CN103227622B
公开(公告)日：2016-07-06
申请号：CN201310139302.2
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: H03H17/02
Abstract: 本发明公开了一种并行滤波方法及相应的装置。该装置包括：多粒度存储器、数据缓存装置、系数缓冲广播装置、向量运算装置和命令队列装置，多粒度存储器用于存储待滤波数据和滤波系数以及滤波结果数据；数据缓存装置用于缓存、读取和更新取出的待滤波数据；系数缓冲广播装置用于缓存和广播取出的滤波系数；命令队列装置用于存放并输出并行滤波运算操作命令；向量运算装置用于基于待滤波数据和输出系数数据进行向量运算，并将运算结果写入多粒度存储器中。本发明还公开了一种并行滤波方法。本发明滤波速度快、减少了访存次数、提高了数据的使用效率、降低了功耗、适用范围广。
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公开(公告)号：CN103236839B
公开(公告)日：2016-04-27
申请号：CN201310139437.9
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种任意倍数时钟域同步装置，该装置包括随低速时钟进行不断翻转的寄存器、高速时钟驱动的多级锁存寄存器和标志信号产生单元，其中，随低速时钟进行不断翻转的寄存器不断产生伴随时钟沿不断翻转的信号，将该信号在多级高速锁存寄存器进行锁存而产生锁存信号，标志信号产生单元根据锁存信号产生沿翻转标志信号。本发明可以有效的确定任意倍数同步时钟之间的相位关系，其中只需要综合工具按正常的综合方法进行处理即可，不需要设计复杂的约束条件，简单高效。
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公开(公告)号：CN103235717B
公开(公告)日：2016-04-06
申请号：CN201310139290.3
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
Abstract: 本发明提出一种具有多态指令集体系结构的处理器，其包括一个标量处理单元(101)、至少一个多态指令处理单元(100)、至少一个多粒度并行存储器(102)和一个DMA控制器(103)；多态指令处理单元(100)包括至少一个功能单元(202)；多态指令处理单元(100)用于解释和执行多态指令，其功能单元(202)用于执行具体的数据操作任务；所述标量处理单元(101)用于调用多态指令并查询多态指令的执行状态；所述DMA控制器(103)用于传送多态指令的配置信息以及向所述多粒度存储器(102)传送多态指令所需数据。本发明的处理器在流片生产后，程序员仍可根据应用算法特点对处理器指令集进行重定义。
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公开(公告)号：CN103235716B
公开(公告)日：2016-03-02
申请号：CN201310138912.0
申请日：2013-04-19
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种用于检测流水线数据相关装置，该装置包括主流水线逻辑单元，其根据流水线相关控制信号以流水线方式执行指令；译码读寄存器位图产生单元，其用于标示当前指令读寄存器ID号的译码读位图信息；译码写寄存器位图产生单元，其标示当前指令写寄存器ID号的译码写位图信息；功能部件写寄存器位图产生单元，其标示当前指令完成后的写寄存器ID号的功能部件写位图信息；位图处理逻辑单元，其根据上述三种位图信息产生流水线数据相关控制信号。该装置采用硬件位图标识流水线中读、写寄存器号，当相应的寄存器位图同时被标示时则表明存在寄存器数据相关。
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