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公开(公告)号：CN103092560A
公开(公告)日：2013-05-08
申请号：CN201310027083.9
申请日：2013-01-18
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。
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公开(公告)号：CN103294446B
公开(公告)日：2017-02-15
申请号：CN201310176639.0
申请日：2013-05-14
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种定点乘累加装置，可以实现数字信号处理领域常用的多种运算，如乘法，累加，乘累加，支持资源复用，同一数据，假设位宽为4N，可将数据看成4个N位宽、2个2N位宽或1个4N位宽的数据，可以并行一次计算多个相同运算，如并行计算4个N位宽的乘法，运算的数据格式也可为实数、复数，整数、小数等多种形式。该定点乘累加装置十分灵活，对数字信号处理领域的算法有着较广的适用范围。
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公开(公告)号：CN103092560B
公开(公告)日：2016-03-23
申请号：CN201310027083.9
申请日：2013-01-18
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种低功耗高速乘法器装置，实现两个N位操作数相乘运算，主要采用基于门控行列Bypass技术的全加器和半加器，该乘法器包括Booth编码逻辑，Booth译码逻辑，基于Bypass的部分积压缩树和快速加法器等部件。Booth编码与译码逻辑，采用改进型Booth编码方式，对2个N位操作数进行处理，得到M个部分积。部分积压缩树对M个部分积进行处理，其压缩树的基本单元为基于行列Bypass的全加器和半加器，该Bypass技术使用门控单元来选择性关闭部分求和逻辑，减少晶体管的活动开关性，降低关键路径上的延时，从而做到高性能低功耗设计。
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公开(公告)号：CN104850692A
公开(公告)日：2015-08-19
申请号：CN201510229863.0
申请日：2015-05-07
Applicant: 中国科学院自动化研究所
IPC: G06F17/50
Abstract: 本发明公开了一种用于芯片设计的智能布线系统设计方法，步骤为：1，提取画线工具所需的输入信息，形成初始信息文本；2，对初始信息文本进行解析，读取pin、I/O PAD信息；3，计算pin和I/O PAD对应关系，根据其位置关系和初始信息对其进行分组；4，对pin_name和I/O PAD_name进行匹配；5，芯片上下左右四个方向旋转至某一特定方向进行布线处理，对组内多个同名电源线问题采用启发式算法，先画靠近I/O PAD的线，保证可连通性，处理完成再将计算结果反旋转至其实际方向，完成布线；6，进行结果输出和检查。本发明实现了快速智能布线，大大降低人工工作量，提高设计效率，有效保证画线正确性及规整性。
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公开(公告)号：CN103399725A
公开(公告)日：2013-11-20
申请号：CN201310343999.5
申请日：2013-08-08
Applicant: 中国科学院自动化研究所
IPC: G06F7/535
Abstract: 本发明公开了一种不恢复余数的除法器，其包括：数据预处理模块，其用于对外部输入数据做预处理，并输出值数据运算模块；数据运算模块，其用于根据外部输入数据做不恢复余数除法中的加减迭代运算，得到部分余数结果和部分商结果，并在余数修正阶段与商修正阶段对所述部分余数结果和部分商结果进行修正，然后输出余数结果、修正后的余数结果、商结果和修整后的商结果；数据输出模块，其用于根据控制模块输出的控制信号选择余数结果与修正后的余数结果之一和商结果与修正后的商结果之一输出；控制模块，其用于输出控制信号，以控制其他模块进行相应的数据处理和数据输出。
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Patent Agency Ranking
公开(公告)号：CN102495719A
公开(公告)日：2012-06-13
申请号：CN201110421015.1
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种向量浮点运算装置及方法，该向量浮点运算装置包括N个标量运算单元、指令译码单元、数据分发单元、结果收集单元以及标志位更新逻辑单元，其中N的大小可以根据设计而定，支持向量-向量，向量-标量间的多种运算。本发明的向量浮点运算装置及方法具有设计简单高效，扩展性和可重构性好，并行性高等优点。
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公开(公告)号：CN104598197B
公开(公告)日：2017-05-31
申请号：CN201510037527.6
申请日：2015-01-26
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点倒数和/或平方根倒数运算方法及装置。所述方法包括：根据输入的浮点数获取查找地址；根据所述查找地址从浮点数的倒数或平方根倒数尾数查找表中进行查找，得到所述浮点数的倒数或平方根倒数的尾数；计算得到所述浮点数的倒数或平方根倒数的指数；计算得到所述浮点数的倒数或平方根倒数的符号位；根据所述浮点数的倒数或平方根倒数的指数、尾数和符号位得到所述浮点数的倒数或平方根倒数的运算结果。本发明通过硬件查表获得尾数计算结果，该硬件查找表可配置可复用，根据不同精度要求获得不同位宽输出结果，通过计算获得指数部分结果，最终得到一个硬件计算结果供软件迭代使用。
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公开(公告)号：CN104598197A
公开(公告)日：2015-05-06
申请号：CN201510037527.6
申请日：2015-01-26
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点倒数和/或平方根倒数运算方法及装置。所述方法包括：根据输入的浮点数获取查找地址；根据所述查找地址从浮点数的倒数或平方根倒数尾数查找表中进行查找，得到所述浮点数的倒数或平方根倒数的尾数；计算得到所述浮点数的倒数或平方根倒数的指数；计算得到所述浮点数的倒数或平方根倒数的符号位；根据所述浮点数的倒数或平方根倒数的指数、尾数和符号位得到所述浮点数的倒数或平方根倒数的运算结果。本发明通过硬件查表获得尾数计算结果，该硬件查找表可配置可复用，根据不同精度要求获得不同位宽输出结果，通过计算获得指数部分结果，最终得到一个硬件计算结果供软件迭代使用。
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公开(公告)号：CN102566967B
公开(公告)日：2015-08-19
申请号：CN201110418897.6
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种高速浮点运算器，采用N级流水线结构，N为大于1的自然数，包括：输入DFF、操作数信息提取及标志位判断单元、N级浮点运算结构、N级DFF和数据选择单元。输入DFF通过操作数信息提取及标志位判断单元连接于N级浮点运算结构中的第一级浮点运算结构，该第一级浮点运算结构连接于N级DFF中的第一级DFF，该第一级DFF连接于N级浮点运算结构中的第二级浮点运算结构，该第二级浮点运算结构连接于N级DFF中的第二级DFF，该第二级DFF连接于N级浮点运算结构中的第三级浮点运算结构，……，依次类推，该第N-1级DFF连接于N级浮点运算结构中的第N级浮点运算结构，最后，该第N级浮点运算结构通过数据选择单元连接于N级DFF中的第N级DFF。
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公开(公告)号：CN104615808A
公开(公告)日：2015-05-13
申请号：CN201510025518.5
申请日：2015-01-19
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种待测试硬件运算部件的测试方法及参考模型装置。所述参考模型装置包括：指令译码模块，其用于对输入指令进行译码；特殊数据处理模块，其根据译码结果对特殊数据运算进行处理；正常数据处理模块，其根据译码结果，通过调用计算模块对正常数据运算进行处理；计算模块，其通过调用硬件平台资源执行相应地运算，并将运算结果返回给正常数据处理模块；流水控制模块，其用于实现流水级控制；输出模块，用于输出特殊数据处理模块、正常数据处理模块获得的结果。本发明深入研究运算部件的特点，巧妙地将System Verilog和C语言相结合，充分利用这两种语言的优点，快速高效的建立所需的参考模型。
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