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公开(公告)号：CN111680466B
公开(公告)日：2025-01-03
申请号：CN202010410521.X
申请日：2020-05-15
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308
Abstract: 本申请提供一种用于对集成电路器件进行仿真的方法及装置，方法包括：根据集成电路器件的历史仿真结果确定至少一个温度区间；针对不同的温度区间，提取出对应的器件模型参数，根据模型参数建立对应的子器件模型；合并子器件模型，获得当前半导体器件模型；当需要再次对集成电路器件进行仿真时，接收仿真所需的目标温度，确定所目标温度所属的目标温度区间以及当前半导体器件模型中目标温度区间对应的子器件模型；利用对应的子器件模型对集成电路器件进行仿真；如此，因不同的温度区间对应的有不同的子器件模型，这样在对集成电路器件进行仿真时，无论温度是在什么范围内，都可以找到合适的子器件模型对集成电路器件进行仿真，确保仿真精度。
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公开(公告)号：CN112052636B
公开(公告)日：2024-11-22
申请号：CN202010892603.2
申请日：2020-08-31
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308
Abstract: 本发明公开了一种基于BSIMSOI的FDSOI MOSFET器件建模方法及装置，应用于集成电路设计领域，包括：根据FDSOI MOSFET器件提取正沟道模型参数和背沟道模型参数；基于正沟道模型参数和BSIMSOI标准模型生成BSIMSOI正沟道器件模型，以及基于背沟道模型参数和BSIMSOI标准模型生成BSIMSOI背沟道器件模型；将BSIMSOI背沟道器件模型以受控源形式与BSIMSOI正沟道器件模型进行连接，以得到目标FDSOI MOSFET器件模型。通过本发明大幅度提高了背沟道开启情况下的器件模型精度。
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公开(公告)号：CN118738115A
公开(公告)日：2024-10-01
申请号：CN202411053490.1
申请日：2024-08-01
Applicant: 中国科学院微电子研究所
IPC: H01L29/778 , H01L21/336 , H01L29/40
Abstract: 本申请公开一种氮化镓基高电子迁移率晶体管及其制造方法，涉及半导体技术领域，以解决氮化镓基高电子迁移率晶体管易发生单粒子烧毁的问题。氮化镓基高电子迁移率晶体管包括：半导体基底，源电极，漏电极，形成在半导体基底上的氮化镓沟道层和势垒层，形成在势垒层上的栅极，以及形成在势垒层上的浮岛。栅极包括形成在势垒层上的第一P型氮化镓层和形成在第一P型氮化镓层上的栅电极；浮岛位于栅极和漏电极之间，浮岛包括形成在势垒层上的第二P型氮化镓层和形成在第二P型氮化镓层上的浮岛场板。一种氮化镓基高电子迁移率晶体管的制造方法用于制造上述技术方案所提的氮化镓基高电子迁移率晶体管。
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公开(公告)号：CN115220516B
公开(公告)日：2024-08-13
申请号：CN202110410314.9
申请日：2021-04-16
Applicant: 中国科学院微电子研究所
IPC: G05F1/567
Abstract: 本发明公开了一种电压基准电路、元器件及设备，通过将第一PMOS管的源极和第二PMOS管的源极与电源端连接；电容的一端、第一PMOS管的栅极和漏极、第二PMOS管的栅极，以及第二NMOS管的漏极相互连接；第二PMOS管的漏极、第三NMOS管的漏极和栅极，以及第二NMOS管的栅极相互连接；第三NMOS管的源极、第二电阻一端，以及第一NMOS管的栅极相互连接作为电压基准电路输出端；第二电阻的另一端与第一NMOS管的漏极连接；第二NMOS管的源极与第一电阻的一端连接；电容的另一端、第一电阻的另一端及第一NMOS管的源极接地。
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公开(公告)号：CN118468951A
公开(公告)日：2024-08-09
申请号：CN202410635201.2
申请日：2024-05-21
Applicant: 中国科学院微电子研究所
IPC: G06N3/063
Abstract: 本发明公开一种存内计算装置及计算方法，涉及存内计算芯片设计技术领域，以解决现有技术中在同时输出信号的原信号和反向信号时需要额外配置反相器导致反向信号相对于原信号的延时以及功耗增加的问题。存内计算装置的存内计算列包括计算单元和多个存储单元，计算单元包括第一计算子单元及第二计算子单元；第一计算子单元包括第一输入端和第一输出端；第一输入端用于接收第一输入信号，第一输出端用于输出第一输出信号的反信号；第二计算子单元包括第二输入端和第二输出端；第二输入端用于接收第一输入信号的反信号,第二输出端用于输出第一输出信号；实现了不需配置反相器也可以同时输出输出信号及输出信号的反信号。
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Patent Agency Ranking
公开(公告)号：CN118380027A
公开(公告)日：2024-07-23
申请号：CN202410667282.4
申请日：2024-05-27
Applicant: 中国科学院微电子研究所
IPC: G11C11/417 , G06F15/78 , G11C7/18 , G11C8/14 , H03K19/20
Abstract: 本发明公开一种存内计算装置及存内计算方法，涉及存内计算芯片设计技术领域，以解决现有技术中计算单元使用晶体管数量较多的问题。存内计算装置包括多个存内计算列以及控制单元；所述存内计算列包括计算单元和多个存储单元，所述计算单元与多个所述存储单元连接；所述控制单元分别与多个所述存内计算列中的计算单元连接；所述控制单元用于根据预设的目标控制信号，控制多个所述存内计算列中的计算单元实现对应的逻辑计算功能；从而实现了将存内计算列中计算单元使用晶体管的数量降为2个，减少了现有技术中计算单元对晶体管的使用量。
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公开(公告)号：CN112883675B
公开(公告)日：2024-05-14
申请号：CN202110259512.X
申请日：2021-03-10
Applicant: 中国科学院微电子研究所
IPC: G06F30/367
Abstract: 本发明公开了一种半导体器件建模方法及装置，其中方法包括：基于BSIMSOI模型在器件模型漏端增加压控电阻，获得子电路模型；然后，基于子电路模型，提取子电路模型的模型参数。本发明通过在BSIMSOI模型的基础上进行改进，添加了一压控电阻后可有效的解决器件模型中由于欧姆接触和冻析效应所产生的偏差问题。
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公开(公告)号：CN109728798B
公开(公告)日：2023-08-01
申请号：CN201811441907.6
申请日：2018-11-29
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开一种高压侧栅极驱动电路及集成电路，包括：双脉冲产生电路、高电平移位电路、噪声抑制电路、触发器和栅驱动电路；所述噪声抑制电路包括串联的共模噪声抑制电路和差模噪声抑制电路；所述双脉冲产生电路的输出端与所述高电平移位电路的输入端连接，所述高电平移位电路的输出端与所述噪声抑制电路的输入端连接；所述噪声抑制电路的输出端与触发器的输入端连接；所述触发器的输出端与所述栅驱动电路的输入端连接。本发明提供的电路改善了现有的驱动电路可靠性差，易烧毁的技术问题，提高了电路可靠性。
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公开(公告)号：CN110263399B
公开(公告)日：2023-04-25
申请号：CN201910502089.4
申请日：2019-06-11
Applicant: 中国科学院微电子研究所
Abstract: 本发明实施例涉及数据处理技术领域，具体而言，涉及一种基于Hspice的数据处理方法、装置及电子设备，该方法能够获取多个Hspice仿真文件以及每个Hspice仿真文件对应的电压信息和工艺信息，能够根据获取得到的每个Hspice仿真文件所对应的文件名称依次将每个Hspice仿真文件中的至少一个目标数据进行标记，并按照数据类别依次将每个Hspice仿真文件所对应的文件名称、电压信息、工艺信息、温度信息和完成标记的至少一个目标数据进行存储，如此，能够高效、准确地对大量仿真结果进行统计。
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公开(公告)号：CN115220517A
公开(公告)日：2022-10-21
申请号：CN202110417942.X
申请日：2021-04-19
Applicant: 中国科学院微电子研究所
IPC: G05F1/567
Abstract: 本发明涉及基准电压技术领域，具体涉及一种基于PMOS温度补偿特性基准电压产生电路及设计方法和装置。该电路中，MP1的源极接工作电压VDD；MP1的漏极通过接MP2的源极；MP1的漏极还依次通过分压电路和R2接地；MP2的栅极连接在R2和分压电路之间；MP2的漏极通过R1接地；其中，R1通过自身电压降，以使MP2的漏极电压为其在零温度系数直流偏置状态下的漏极夹断点电压；MP1的偏置电流IBIAS为MP2在零温度系数直流偏置状态下MP2的漏极电流IDp_ZTC与MP2的栅源电压在分压电路产生的电流之和。本发明能够输出与温度无关的零温度系数直流偏置点栅源电压，这样基于该栅源电压就可以获得与温度无关的基准电压，从而提高了基准电压源的稳定性。
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