公开(公告)号：CN117118419A

公开(公告)日：2023-11-24

申请号：CN202210533028.6

申请日：2022-05-16

Applicant: 中国科学院微电子研究所

Inventor： 李佳旗 ,  高林春 ,  曾传滨 ,  罗家俊 ,  赵文欣

IPC: H03K17/687 ,  H03K17/14 ,  H03K17/16

Abstract: 本发明涉及集成电路技术领域，尤其涉及一种用作开关的使能电路，包括：使能信号输入处理单元，适于接入使能信号，将使能信号的电压信号转化得到第一电流；第一控制单元，适于在第一电流对应的使能信号电压值变化到不小于预设电路导通电压值时，开启第二控制单元，在第一电流对应的使能信号电压值变化到不大于预设电路关断电压值时，关断第二控制单元；其中，在第三电流作用下，电路关断电压值小于电路导通电压值；第二控制单元，在被开启时，导通受控电路，并产生第二电流；并在被关断时，关断受控电路；电流检测单元，适于在检测到第二电流时，产生所述第三电流。本发明在使能信号发生振荡时，解决使能电路作为开关的功能难以实现的技术问题。

公开(公告)号：CN115220515A

公开(公告)日：2022-10-21

申请号：CN202110410037.1

申请日：2021-04-16

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  丁一男 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明公开了一种电压基准电路、元器件及设备，通过将第一PMOS管的源极和第二PMOS管的源极与电源端连接；电容的一端、第一PMOS管的栅极和漏极、第二PMOS管的栅极，以及第一NMOS管的漏极相互连接；第二PMOS管的漏极、第二NMOS管的漏极和栅极，以及第一NMOS管的栅极相互连接；第二NMOS管的源极与第三PMOS管的源极相连作为电压基准电路的输出端；第三PMOS管的漏极与第二电阻的一端连接；第一NMOS管的源极与第一电阻的一端连接；电容的另一端、第一电阻的另一端、第二电阻的另一端及第三PMOS管的栅极接地。

公开(公告)号：CN119766204A

公开(公告)日：2025-04-04

申请号：CN202411640544.4

申请日：2024-11-15

Applicant: 中国科学院微电子研究所

Inventor： 闫珍珍 ,  詹哲宇 ,  刘海南 ,  李多力 ,  马全刚 ,  赵文欣 ,  李博

IPC: H03K3/3562 ,  H03K3/013 ,  H03K19/0948

Abstract: 本发明公开一种抵抗数字电路中单粒子翻转的锁存器及触发器，涉及数字集成电路设计技术领域，以解决现有技术中无法抵抗数字电路的锁存结构中多个节点发生单粒子翻转的问题。锁存器至少包括相互连接的基本锁存器、传输门及探测电路；所述锁存器利用所述探测电路的探测信号判断所述基本锁存器的电平翻转状态，并基于所述基本锁存器的电平翻转状态生成控制所述锁存器输出的控制信号；进一步可以利用多个上述结构的锁存器组成触发器；从而实现了锁存器及触发器在受到多节点单粒子轰击后能恢复到正确电平，提升了锁存器及触发器对单粒子辐射效应的抵抗能力。

公开(公告)号：CN118228646A

公开(公告)日：2024-06-21

申请号：CN202410345302.6

申请日：2024-03-25

Applicant: 中国科学院微电子研究所

Inventor： 刘海南 ,  邹守彬 ,  赵文欣 ,  马全刚 ,  闫珍珍 ,  朱蓓丽 ,  刘婷婷 ,  王磊 ,  李博

IPC: G06F30/33 ,  G06F30/337

Abstract: 本发明公开一种PIN结构光电探测器响应度优化方法、装置及设备，涉及半导体器件技术领域，用于解决现有技术中只考虑I层区域的影响，导致响应度准确性较低的问题。包括：获取PIN结构光电探测器中P区域、I区域以及N区域的厚度以及掺杂浓度；将三个区域的厚度以及掺杂浓度作为变量，对PIN结构光电探测器进行几何结构模型构建，得到目标几何结构模型；采用目标几何结构模型进行仿真，得到仿真结果；基于仿真结果计算响应度，并确定响应度最大值。本发明考虑了P区域、I区域以及N区域的厚度和掺杂浓度等参数对响应度的影响，构建了自动化表征响应度的计算方法，通过关键参量的优化算法，提高了响应度计算的准确性。

公开(公告)号：CN115220517B

公开(公告)日：2024-01-16

申请号：CN202110417942.X

申请日：2021-04-19

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  许婷 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明涉及基准电压技术领域，具体涉及一种基于PMOS温度补偿特性基准电压产生电路及设计方法和装置。该电路中，MP1的源极接工作电压VDD；MP1的漏极通过接MP2的源极；MP1的漏极还依次通过分压电路和R2接地；MP2的栅极连接在R2和分压电路之间；MP2的漏极通过R1接地；其中，R1通过自身电压降，以使MP2的漏极电压为其在零温度系数直流偏置状态下的漏极夹断点电压；MP1的偏置电流IBIAS为MP2在零温度系数直流偏置状态下MP2的漏极电流IDp_ZTC与MP2的栅源电压在分压电路产生的电流之和。本发明能够输出与温度无关的零温度系数直流偏置点栅源电压，这样基于该栅源电压就可以获得与温度无关的基准电压，从而提高了基准电压源的稳定性。

公开(公告)号：CN119892018A

公开(公告)日：2025-04-25

申请号：CN202411886186.5

申请日：2024-12-19

Applicant: 中国科学院微电子研究所

Inventor： 刘海南 ,  李泳欣 ,  闫珍珍 ,  李多力 ,  马全刚 ,  赵文欣 ,  李博

IPC: H03K3/356 ,  H03K3/01 ,  H03K19/003

Abstract: 本发明公开一种锁存器，涉及集成电路设计领域，以解决现有技术中锁存电路的多个存储节点受到粒子撞击后导致电路输出电平的错误率较高的问题。锁存器至少包括：输入模块、时钟控制模块、存储模块以及输出模块；将输入模块的第一端与锁存器的输入端连接，第二端与存储模块的输入端连接；将存储模块的输出端与输出模块的第一端连接；将输出模块的第二端与锁存器的输出端连接，将时钟控制模块的输入端与时钟信号输入端连接；时钟控制模块的输出端分别与输入模块及输出模块连接；锁存器用于当目标节点发生粒子碰撞时，利用存储模块生成目标节点对应电平的反信号；从而提升了多个存储节点同时受到粒子撞击后电路输出电平的正确率。

公开(公告)号：CN119886011A

公开(公告)日：2025-04-25

申请号：CN202411876254.X

申请日：2024-12-18

Applicant: 中国科学院微电子研究所

Inventor： 刘海南 ,  李泳欣 ,  闫珍珍 ,  李多力 ,  赵文欣 ,  马全刚 ,  李博

IPC: G06F30/367 ,  G06F119/02

Abstract: 本发明公开一种抗辐照电路加固可靠性的分析方法、装置、设备及介质，涉及集成电路分析领域，所述抗辐照电路加固可靠性的分析方法，包括：根据抗辐照电路的电路结构，确定所述抗辐照电路在不同状态下各个存储节点之间的控制关系；基于各个所述存储节点在所述不同状态下的控制关系，分析所述抗辐照电路加固可靠性。该方法能够结合所述抗辐照电路的电路结构，直接反映出抗辐照电路的拓扑结构，在抗辐照电路的加固可靠性有待提升的情况下，对抗辐照电路进行改进，同时，该方法无需对每一个存储节点的电位跳变情况分别进行讨论，再分析各个晶体管受到的影响，有利于提高抗辐照电路加固可靠性分析的分析效率。

公开(公告)号：CN115220514B

公开(公告)日：2024-08-20

申请号：CN202110410025.9

申请日：2021-04-16

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明公开了一种电压基准源、芯片及电子设备，电压基准源包括：第一PMOS管、第二PMOS管和第三PMOS管以及第一NMOS管、第二NMOS管和第三NMOS管；第一PMOS管以及第二PMOS管的源极与电源连接，第一PMOS管以及第二PMOS管的栅极外接偏压；第二PMOS管的漏极、第三NMOS管的漏级、第三NMOS管的栅极以及第二NMOS管的栅极连接；第一NMOS管的栅极、第二NMOS管的漏极以及第三PMOS管的漏极连接；第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极以及第三PMOS管的栅极接地；第一NMOS管的漏极、第一PMOS管的漏极以及第三PMOS管的源极与电压基准源的输出端连接。

公开(公告)号：CN115220518A

公开(公告)日：2022-10-21

申请号：CN202110418693.6

申请日：2021-04-19

Applicant: 中国科学院微电子研究所

Inventor： 赵文欣 ,  许婷 ,  刘海南 ,  罗家俊 ,  韩郑生 ,  赵发展

IPC: G05F1/567

Abstract: 本发明涉及基准电压技术领域，具体涉及一种基于NMOS温度补偿特性基准电压产生电路及设计方法和装置。该电路中，MP1的源极接工作电压VDD；MP1的漏极通过R1接MN1的漏极；MP1的漏极还依次通过R2和分压电路接地；MN1的栅极连接在R2和分压电路之间；其中，R1通过自身电压降以使MN1的漏极电压设定为其在零温度系数直流偏置状态下的漏极夹断点电压；MP1的偏置电流IBIAS为MN1在零温度系数直流偏置状态下MN1的漏极电流IDn_ZTC与MN1的栅源电压在分压电路产生的电流之和。本发明能够输出与温度无关的零温度系数直流偏置点栅源电压，这样基于该栅源电压就可以获得与温度无关的基准电压，从而提高了基准电压源的稳定性。

公开(公告)号：CN104460799B

公开(公告)日：2017-04-05

申请号：CN201410683487.8

申请日：2014-11-24

Applicant: 中国科学院微电子研究所

Inventor： 程冰 ,  赵文欣 ,  罗家俊

IPC: G05F1/56

Abstract: 本发明公开了一种CMOS基准电压源电路，包括：启动电路，其在接通直流电源后，提供启动电压；第一偏置电流产生电路，用于接收启动电路提供的启动电压，产生第一偏置电流，并提供输出电压，第一偏置电流的温度系数方向为第一方向；第二偏置电流产生电路，用于接收第一偏置电流产生电路提供的输出电压作为输入，产生第二偏置电流，第二偏置电流的温度系数方向为第二方向；基准电压产生电路，用于接收第一偏置电流和第二偏置电流作为输入，通过调整第一、第二偏置电流得到基准电压。本发明提高了基准电压源电路的可靠性和灵活性。