-
公开(公告)号：CN110111833A
公开(公告)日：2019-08-09
申请号：CN201910263759.1
申请日：2019-04-03
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种存储器验证电路以及验证方法，所述验证电路包括块译码器和两个以上存储模块，每个存储模块包括行译码器、列译码器以及存储阵列，每个存储阵列包括呈阵列排布的存储单元，属于相同存储阵列的存储单元相同，属于不同存储阵列的存储单元不同；块译码器用于对块地址信号进行译码，以选通一个存储模块中的行译码器和列译码器；行译码器用于对行地址信号进行译码，以选通所述行译码器所在存储模块中的存储阵列的一行存储单元；列译码器用于对列地址信号进行译码，以选通所述列译码器所在存储模块中的存储阵列的一列存储单元。本发明提供的存储器验证电路和验证方法，能够提高存储器验证的验证效率、降低存储器验证的验证成本。
-
公开(公告)号：CN118468951A
公开(公告)日：2024-08-09
申请号：CN202410635201.2
申请日：2024-05-21
Applicant: 中国科学院微电子研究所
IPC: G06N3/063
Abstract: 本发明公开一种存内计算装置及计算方法，涉及存内计算芯片设计技术领域，以解决现有技术中在同时输出信号的原信号和反向信号时需要额外配置反相器导致反向信号相对于原信号的延时以及功耗增加的问题。存内计算装置的存内计算列包括计算单元和多个存储单元，计算单元包括第一计算子单元及第二计算子单元；第一计算子单元包括第一输入端和第一输出端；第一输入端用于接收第一输入信号，第一输出端用于输出第一输出信号的反信号；第二计算子单元包括第二输入端和第二输出端；第二输入端用于接收第一输入信号的反信号,第二输出端用于输出第一输出信号；实现了不需配置反相器也可以同时输出输出信号及输出信号的反信号。
-
公开(公告)号：CN118380027A
公开(公告)日：2024-07-23
申请号：CN202410667282.4
申请日：2024-05-27
Applicant: 中国科学院微电子研究所
IPC: G11C11/417 , G06F15/78 , G11C7/18 , G11C8/14 , H03K19/20
Abstract: 本发明公开一种存内计算装置及存内计算方法，涉及存内计算芯片设计技术领域，以解决现有技术中计算单元使用晶体管数量较多的问题。存内计算装置包括多个存内计算列以及控制单元；所述存内计算列包括计算单元和多个存储单元，所述计算单元与多个所述存储单元连接；所述控制单元分别与多个所述存内计算列中的计算单元连接；所述控制单元用于根据预设的目标控制信号，控制多个所述存内计算列中的计算单元实现对应的逻辑计算功能；从而实现了将存内计算列中计算单元使用晶体管的数量降为2个，减少了现有技术中计算单元对晶体管的使用量。
-
公开(公告)号：CN110111833B
公开(公告)日：2021-07-13
申请号：CN201910263759.1
申请日：2019-04-03
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种存储器验证电路以及验证方法，所述验证电路包括块译码器和两个以上存储模块，每个存储模块包括行译码器、列译码器以及存储阵列，每个存储阵列包括呈阵列排布的存储单元，属于相同存储阵列的存储单元相同，属于不同存储阵列的存储单元不同；块译码器用于对块地址信号进行译码，以选通一个存储模块中的行译码器和列译码器；行译码器用于对行地址信号进行译码，以选通所述行译码器所在存储模块中的存储阵列的一行存储单元；列译码器用于对列地址信号进行译码，以选通所述列译码器所在存储模块中的存储阵列的一列存储单元。本发明提供的存储器验证电路和验证方法，能够提高存储器验证的验证效率、降低存储器验证的验证成本。
-
公开(公告)号：CN106126815B
公开(公告)日：2018-12-25
申请号：CN201610466018.X
申请日：2016-06-23
Applicant: 中国科学院微电子研究所
IPC: G06F17/50
Abstract: 本发明提供了一种电路仿真方法及装置，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各DQ端口接收各模式的仿真激励对所述简化后的电路进行仿真；如此，该仿真方法通过确定关键仿真路径，有效减少电路器件规模或版图网表规模，提高仿真速度，降低仿真结果占用的硬盘资源；在对所述仿真路径对应的储存单元阵列进行处理时，还保留有完整的位线负载，确保仿真的精度。
-
Patent Agency Ranking
公开(公告)号：CN117476072A
公开(公告)日：2024-01-30
申请号：CN202311413844.4
申请日：2023-10-27
Applicant: 中国科学院微电子研究所
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开一种SRAM存储单元，本发明涉及芯片设计技术领域，用于解决现有存储结构不能同时保证写能力和半选单元的稳定性的问题。包括：交叉耦合反相器、读通路以及存取晶体管；交叉耦合反相器包括第一PMOS管、第二PMOS管、第一NMOS管以及第二NMOS管；存取晶体管包括第三NMOS管、第四NMOS管、第五NMOS管以及第六NMOS管；第三NMOS管以及第五NMOS管用于消除行半选干扰，以使存储阵列支持位交织结构；读通路包括第六NMOS管与第八NMOS管组成的第一读通路、第四NMOS管与第七NMOS管组成的第二读通路；第三PMOS管以及第四PMOS管用于切断背靠背反相器的反馈；第五PMOS管用于为列半选单元浮空的存储节点提供上拉通路；提高写能力，同时保证半选单元的稳定性。
-
公开(公告)号：CN106407556B
公开(公告)日：2019-04-30
申请号：CN201610826177.6
申请日：2016-09-14
Applicant: 中国科学院微电子研究所
IPC: G06F17/50 , H03K19/0185
Abstract: 本发明公开了一种集成芯片的制作方法，包括：将目标器件分解成N个第一小器件；将目标器件与M个第二小器件串联或并联；通过两个MOS管的通断来控制是否接入第一小器件或第二小器件；将译码器的输出端与两个MOS管中的第一栅极相连，两个MOS管中的第二栅极与控制端口相连；通过对译码器的输入端口施加不同的电平控制译码器的输出端输出不同的电平信号，控制MOS管的通断以控制各第一小器件或各第二小器件的接入来调节目标器件的大小，并确定目标器件的最终大小；芯片封装时，根据最终大小对应的端口电平高低对端口进行固定电位。通过上述技术方案解决了现有技术中集成芯片调修效率低下、开发成本增加的技术问题。
-
公开(公告)号：CN119783625A
公开(公告)日：2025-04-08
申请号：CN202411733073.1
申请日：2024-11-28
Applicant: 中国科学院微电子研究所
IPC: G06F30/394 , G06F30/398
Abstract: 本发明公开一种单片3D集成电路布局方法、装置、设备及介质，涉及布局布线技术领域，以解决现有3D集成电路布局连线总长度过长的问题。方法包括：获取待布局集成电路的单元信息；确定第一根单元以及待分配单元；针对待分配单元中的任意一个单元，根据单元宽度和单元高度确定当前第一电路层和第二电路层的面积，并将面积小的电路层确定为待分配单元的目标电路层；基于连接信息和端口坐标，将3D集成电路的连线总长度最短时待分配单元在目标电路层中的位置确定为目标位置；依次确定剩余单元的目标电路层和目标位置，完成3D集成电路布局。本发明提供的单片3D集成电路布局方法用于缩短3D集成电路的连线总长度，提高3D集成电路的性能。
-
公开(公告)号：CN106407556A
公开(公告)日：2017-02-15
申请号：CN201610826177.6
申请日：2016-09-14
Applicant: 中国科学院微电子研究所
IPC: G06F17/50 , H03K19/0185
Abstract: 本发明公开了一种集成芯片的制作方法，包括：将目标器件分解成N个第一小器件；将目标器件与M个第二小器件串联或并联；通过两个MOS管的通断来控制是否接入第一小器件或第二小器件；将译码器的输出端与两个MOS管中的第一栅极相连，两个MOS管中的第二栅极与控制端口相连；通过对译码器的输入端口施加不同的电平控制译码器的输出端输出不同的电平信号，控制MOS管的通断以控制各第一小器件或各第二小器件的接入来调节目标器件的大小，并确定目标器件的最终大小；芯片封装时，根据最终大小对应的端口电平高低对端口进行固定电位。通过上述技术方案解决了现有技术中集成芯片调修效率低下、开发成本增加的技术问题。
-
公开(公告)号：CN106126815A
公开(公告)日：2016-11-16
申请号：CN201610466018.X
申请日：2016-06-23
Applicant: 中国科学院微电子研究所
IPC: G06F17/50
CPC classification number: G06F17/5009 , G06F17/5068
Abstract: 本发明提供了一种电路仿真方法及装置，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各DQ端口接收各模式的仿真激励对所述简化后的电路进行仿真；如此，该仿真方法通过确定关键仿真路径，有效减少电路器件规模或版图网表规模，提高仿真速度，降低仿真结果占用的硬盘资源；在对所述仿真路径对应的储存单元阵列进行处理时，还保留有完整的位线负载，确保仿真的精度。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.033 seconds)
