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公开(公告)号：CN110263417B
公开(公告)日：2023-11-17
申请号：CN201910522005.3
申请日：2019-06-17
Applicant: 中国科学院微电子研究所
IPC: G06F30/3312
Abstract: 本发明实施例涉及数据处理技术领域，具体而言，涉及一种时序特性获取方法、装置及电子设备，该方法首先根据测试数据生成特征曲线，其次根据特征曲线获取梯度曲线，然后根据梯度曲线查找出位于设定梯度范围内的至少一个梯度值对应的横坐标值，最后根据位于设定梯度范围内的至少一个梯度值对应的横坐标值确定特征曲线的特征值，通过将特征曲线转换为梯度曲线，有效解决了无法对离散的特征曲线求导的问题，直接通过梯度曲线确定特征值，避免了对特征值进行逐一获取，能够高效、准确地确定特征曲线的特征值，从而高效、准确地确定时序逻辑单元的时序特性。
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公开(公告)号：CN115758677A
公开(公告)日：2023-03-07
申请号：CN202211336724.4
申请日：2022-10-28
Applicant: 中国科学院微电子研究所
IPC: G06F30/20 , G06F111/10 , G06F119/08
Abstract: 本申请公开一种半导体器件模型的建模方法及相关设备，涉及半导体技术领域，能够提高建模得到的电子半导体器件模型的适用温度范围。半导体器件模型的建模方法，包括：根据对半导体器件实际测试得到的器件高温数据，对已有半导体器件模型进行参数提取，得到半导体器件高温模型，其中，所述器件高温数据对应的测试环境温度范围超出所述已有半导体器件模型对应的环境温度范围；在所述半导体器件高温模型中嵌入亚阈值漏电温度模型，得到优化版半导体器件高温模型；根据所述器件高温数据，对所述优化版半导体器件高温模型进行温度参数的提取，得到终版半导体器件高温模型。
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公开(公告)号：CN115146569A
公开(公告)日：2022-10-04
申请号：CN202210879491.6
申请日：2022-07-25
Applicant: 中国科学院微电子研究所
IPC: G06F30/3308 , G06F30/27 , G06N3/04 , G06N3/08
Abstract: 本发明实施例提供了一种集成电路延时确定方法、装置及设备，其中集成电路延时确定方法包括：获取样本集成电路在亚阈值电压状态下的多组样本，每组样本包括工艺参数仿真实际值和延时标签信息，通过对每组工艺参数仿真实际值进行主成分分析，保留符合预设要求的工艺参数主成分分量，来得到降维后样本数据。在确定出目标BP神经网络结构后，利用降维后样本数据对目标BP神经网络结构进行训练，得到目标预测模型，这样，利用目标预测模型处理目标集成电路的工艺参数仿真实际值和时序弧，就能够较为准确地预测目标集成电路的延时信息，有效提高了确定集成电路延时的准确性，以及实现了对多时序弧对应延时的确定。
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公开(公告)号：CN114520645A
公开(公告)日：2022-05-20
申请号：CN202210031255.9
申请日：2022-01-12
Applicant: 中国科学院微电子研究所
IPC: H03K3/013 , H03K3/3562
Abstract: 本发明公开了一种抗单粒子翻转触发器电路及触发器，其中所述触发器电路包括：存在电路连接关系的逻辑输入电路、第一主级门控电路、第二主级门控电路、第一从级门控电路、第二从级门控电路、主级锁存器、从级锁存器及至少一个反相器。采用本发明，能解决现有技术在辐射环境当粒子入射电路时电平发生翻转且无法恢复的技术问题。
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公开(公告)号：CN109884516B
公开(公告)日：2021-01-12
申请号：CN201910086037.3
申请日：2019-01-29
Applicant: 中国科学院微电子研究所
IPC: G01R31/317 , G01R31/3177
Abstract: 本发明公开了一种异步复位触发器验证电路以及集成电路验证装置，所述异步复位触发器验证电路包括第一逻辑电路和第二逻辑电路，所述第一逻辑电路和所述第二逻辑电路串联；所述第一逻辑电路包括第一D触发器、或门以及第一反相器；所述第二逻辑电路包括第二D触发器和第二反相器。本发明提供的异步复位触发器验证电路以及集成电路验证装置，减小了进行功能验证占用的电路面积，缩短了测试时间。
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Patent Agency Ranking
公开(公告)号：CN102314538A
公开(公告)日：2012-01-11
申请号：CN201110279279.8
申请日：2011-09-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种对容错存储单元的晶体管进行布局的方法，采用该方法的晶体管布局对应于双重互锁结构，该方法包括：在PMOS版图上放置4个PMOS管，且在中间两个PMOS管之间插入PMOS写入管和作为存储单元控制门的PMOS管；在NMOS版图上放置4个NMOS管，且两个中间NMOS管之间插入作为存储单元控制门的NMOS管；以及将上述所有PMOS管用一个保护环保护起来，并将上述所有NMOS管也用一个保护环保护起来。针对DICE结构的存储单元，本发明对SRAM单比特存储单元具有较好的容错能力，且具有一定抗多比特翻转的能力。
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公开(公告)号：CN119892017A
公开(公告)日：2025-04-25
申请号：CN202411884590.9
申请日：2024-12-19
Applicant: 中国科学院微电子研究所
IPC: H03K3/356 , H03K3/01 , H03K19/003
Abstract: 本发明公开一种锁存器，涉及集成电路设计领域，以解决现有技术中锁存电路的多个存储节点受到粒子撞击后导致电路输出电平的错误率较高的问题。锁存器至少包括：输入模块、时钟控制模块、存储模块以及输出模块；将输入模块的第一端与锁存器的输入端连接，第二端与存储模块的输入端连接；将存储模块的输出端与输出模块的第一端连接；将输出模块的第二端与锁存器的输出端连接，将时钟控制模块的输入端与时钟信号输入端连接；时钟控制模块的输出端分别与输入模块及输出模块连接；锁存器用于当目标节点发生粒子碰撞时，利用存储模块生成目标节点对应电平的反信号；从而提升了多个存储节点同时受到粒子撞击后电路输出电平的正确率。
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公开(公告)号：CN119766203A
公开(公告)日：2025-04-04
申请号：CN202411640525.1
申请日：2024-11-15
Applicant: 中国科学院微电子研究所
IPC: H03K3/3562 , H03K3/013
Abstract: 本发明公开一种抵抗单粒子翻转的锁存器及触发器，涉及数字集成电路设计技术领域，以解决现有技术中无法抵抗数字电路中多个节点发生单粒子翻转的问题。锁存器至少包括相互连接的基本锁存器、传输门及探测电路，基本锁存器用于锁存该锁存器对应加固电路的存储电平状态；锁存器利用探测电路的探测信号判断基本锁存器的电平翻转状态，并基于基本锁存器的电平翻转状态生成控制锁存器的控制信号；进一步可以利用多个上述结构的锁存器组成触发器；从而实现了在锁存器及触发器受到多节点单粒子轰击后能恢复到正确电平，提升了锁存器及触发器对单粒子翻转的抵抗能力。
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公开(公告)号：CN110263399B
公开(公告)日：2023-04-25
申请号：CN201910502089.4
申请日：2019-06-11
Applicant: 中国科学院微电子研究所
Abstract: 本发明实施例涉及数据处理技术领域，具体而言，涉及一种基于Hspice的数据处理方法、装置及电子设备，该方法能够获取多个Hspice仿真文件以及每个Hspice仿真文件对应的电压信息和工艺信息，能够根据获取得到的每个Hspice仿真文件所对应的文件名称依次将每个Hspice仿真文件中的至少一个目标数据进行标记，并按照数据类别依次将每个Hspice仿真文件所对应的文件名称、电压信息、工艺信息、温度信息和完成标记的至少一个目标数据进行存储，如此，能够高效、准确地对大量仿真结果进行统计。
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公开(公告)号：CN114531145A
公开(公告)日：2022-05-24
申请号：CN202210031220.5
申请日：2022-01-12
Applicant: 中国科学院微电子研究所
IPC: H03K19/003 , H03K3/356
Abstract: 本发明公开了一种新型单粒子加固触发器电路，包括：相互串联的主级锁存器以及从级锁存器，主级锁存器和/或从级锁存器的反馈环中设置有至少一个延迟元件；延迟元件用于在所处的锁存器的数据保持阶段，当该锁存器反馈环的第一节点受单粒子入射影响时，保持反馈环第二节点的电平不变，待电离辐射结束后恢复受单粒子入射影响的第一节点的电平。本申请通过简单的结构改进，提供了一种生产成本低、占用面积小且具有较好的抗单粒子翻转特性的触发器电路。
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