一种具有阶梯形屏蔽槽耐压结构及双漏极结构的SOI高压器件

    公开(公告)号:CN105097920A

    公开(公告)日:2015-11-25

    申请号:CN201410216630.2

    申请日:2014-05-22

    Abstract: 本发明公开了一种新的可用于集成电路的具有阶梯形屏蔽槽耐压结构及双漏极结构的SOI高压金属氧化物半导体场效应管器件,本发明公开了一种新型SOI高压器件的结构,器件在使用场板技术、表面P降场层的双RESURF技术来提高横向击穿电压的同时;其特征在于:此器件具有双漏电极,增加了耗尽区与漏区的面积,减弱了横向电常,提高了横向击穿电压;对于器件的纵向耐压,器件通过在Si和埋层Si02界面上形成了阶梯形的屏蔽槽的结构来解决。

    双垂直窗三埋层SOI高压器件结构

    公开(公告)号:CN105097823A

    公开(公告)日:2015-11-25

    申请号:CN201410216653.3

    申请日:2014-05-22

    Abstract: 本发明公开了双垂直窗三埋层的SOI高压器件结构,器件结构如图1所示,该结构的埋层包含三层氧化层,两个窗不与埋层平行或者第一埋层与第二埋层不在同一平面上,第一层与第三层通过二氧化硅相连。第一层第二层埋氧层与第三层埋氧层之间填充多晶硅。该方法通过增强第三层埋氧层的电场,同时第一第二埋氧层的硅窗口可以调制漂移区电场来提高纵向击穿电压。

    ESD保护器件结构与系统
    43.
    发明公开

    公开(公告)号:CN105097798A

    公开(公告)日:2015-11-25

    申请号:CN201410216652.9

    申请日:2014-05-22

    Abstract: 本发明提供一种用于集成电路ESD保护的双向可控硅静电保护器件及系统。该ESD保护器件为2端口(A和K)的SCR器件,由结构包含五层(N1P2N3P4N5)结构中包含一个PNP三极管和2个NPN三极管,以及其中的串联寄生电阻。器件中间包含两个内建的NMOS管器件来降低器件的开启电压。使用该器件的全新篇静电保护系统较传统使用单向静电保护器件的系统相比在每个I/O管脚只需要使用一半数目的静电保护器件:在输入端或输出端分别只有两个该类型器件分别连接电源端和地端,从而完成被保护电路的全芯片静电保护。

    QFN封装-高速IC协同设计信号完整性分析方法

    公开(公告)号:CN104701299A

    公开(公告)日:2015-06-10

    申请号:CN201310661510.9

    申请日:2013-12-06

    Inventor: 郑若彤 程玉华

    Abstract: 本申请公开了一种QFN封装-高速IC协同设计信号完整性分析方法。结合了QFN封装以及在片内设计了针对高速IC信号完整性测试电路,可以分析高速信号的信号完整性。该方法通用性强,面积小,可以分析高速信号,提高信号完整性分析的准确度。其包括降频电路和端接电路。其特征在于芯片内集成信号完整性测试电路集成度高,面积小,可测试高速IC信号。

    兼有箝位和ESD保护的封装结构

    公开(公告)号:CN104681543A

    公开(公告)日:2015-06-03

    申请号:CN201310637544.4

    申请日:2013-12-03

    Abstract: 本发明提供了一种兼有箝位和ESD保护的封装结构,接在芯片PAD和电路之间,它不仅能起到电压箝位的作用,对接入到芯片PAD上的信号中的周期性、低能量的脉冲尖峰信号形成电流泄放通路;还能起到ESD保护的作用,对非周期性、高能量的脉冲尖峰信号形成电流泄放通路。节约了芯片的面积,降低了生产成本。

    一种改进型的双基岛封装结构

    公开(公告)号:CN104681509A

    公开(公告)日:2015-06-03

    申请号:CN201310637910.6

    申请日:2013-12-03

    Abstract: 本发明提供了一种改进型的双基岛封装结构,包括塑封体、外引脚、一个通过散热材质外露的基岛,一个不外露的基岛,两个芯片。本发明解决了传统双基岛封装结构存在的散热问题,同时解决了单基岛封装结构性能不佳和集成度低的问题。本发明使制造成本得到降低,且能满足电子行业小型材经,微型化的发展需求。

    适合高速IC-QFN封装设计应用的寄生参数提取方法

    公开(公告)号:CN104679929A

    公开(公告)日:2015-06-03

    申请号:CN201310637290.6

    申请日:2013-12-03

    Abstract: 本发明公开一种适合高速IC-QFN封装设计应用的封装寄生参数提取方法,用以提取封装结构中引线框架和键合金属线的电学参数。其步骤是:建立不同设计尺寸的QFN封装三维物理模型;在一定的频带范围内,采用电磁场全波分析方法提取QFN封装结构的散射参数;建立引线框架和键合线的等效电路模型;利用提取的散射参数拟合出该等效电路模型中的RLC集总参数;归纳整理引线框架和键合金属线在不同设计情况下的电学参数数据列表;通过数据分析及拟合算法建立电学参数有关物理参数变化的数学模型;最后可提取任意尺寸下的寄生电学参数。本发明具有设计思路简单清晰,在建立模型后,可不经由软件仿真而直接提取引线框架和键合金属线任意尺寸下的电学寄生参数,因而提高封装设计的灵活性。

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