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公开(公告)号：CN117316986A
公开(公告)日：2023-12-29
申请号：CN202311405654.8
申请日：2023-10-27
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/06 , H01L29/872 , H01L21/329
Abstract: 一种碳化硅二极管器件及其制备方法。涉及半导体器件。包括从下而上依次设置的碳化硅衬底、碳化硅外延层、正面电极金属；所述碳化硅外延层的顶面设有若干向下延伸的P区沟槽，所述P区沟槽内设有P型区；若干所述P型区之间设有N区沟槽；所述P型区内部设有欧姆接触金属；所述欧姆接触金属和碳化硅外延层上设有肖特基结接触金属；所述肖特基结接触金属的上方设有正面电极金属；所述碳化硅衬底和碳化硅外延层的导电类型均为N型。本发明可以通过形成两层不同掺杂浓度的外延层，来降低器件外延层的导通电阻，进一步提高器件通流能力。
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公开(公告)号：CN117316985A
公开(公告)日：2023-12-29
申请号：CN202311405651.4
申请日：2023-10-27
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 一种碳化硅半导体器件及其制备方法。涉及半导体技术领域。包括从下而上依次设置的碳化硅衬底和碳化硅漂移层，所述碳化硅漂移层的顶面设有若干间隔向下延伸的沟槽；还包括：PW区，位于所述沟槽处；NP区，从所述沟槽的顶部向下延伸，包裹于所述PW区内；PP区，设置在所述沟槽处，位于所述NP区的下方；栅氧层，设置在相邻沟槽之间，位于所述碳化硅漂移层的顶面；Poly层，设置在所述栅氧层的顶面；隔离层，设置在所述Poly层上，并从侧部向下延伸至NP区；本发明一定程度上减小了N‑漂移层所带来的电阻，从而可降低体二极管的导通电阻，减少其在续流过程中产生的损耗。
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公开(公告)号：CN119208147A
公开(公告)日：2024-12-27
申请号：CN202411410368.5
申请日：2024-10-10
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/16 , H01L29/08
Abstract: 一种高出流能力的SiC MOS器件及制备方法。涉及半导体技术领域。包括如下步骤：S100，在SiC Sub层的顶面形成SiC Drift层，并在SiC Drift层内依次形成P‑body区、掺杂浓度为1E18‑3E19cm‑2的N+区、NP区和PP区；N+区位于SiC Drift层中部，与P‑body区间隔设置；NP区与PP区连接，分别位于P‑body区内；S200，在SiC Drift层的顶面依次形成栅氧化层、Poly层和隔离介质层；S300，在NP区和PP区的顶面形成欧姆接触合金层；S400，在器件最上方通过Ti和AlCu金属溅射形成正面电极金属层。本发明使得JFET区域中的电流路径空间更大，因此器件在饱和区的出流能力也会更强。
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公开(公告)号：CN119170500A
公开(公告)日：2024-12-20
申请号：CN202411317288.5
申请日：2024-09-20
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/329 , H01L29/872 , H01L29/06 , H01L21/04
Abstract: 一种减小碳化硅二极管反向漏电流的制备方法。涉及半导体技术领域。包括以下步骤：步骤一，在碳化硅衬底上生长一层碳化硅外延层；步骤二，碳化硅外延层上方形成厚度不小于40nm的氧化层和氧化凸起层；在碳化硅外延层上方形成初氧化层，通过刻蚀工艺，在氧化层上Al离子待注入区域进行刻蚀，刻蚀后进行Al离子注入；通过刻蚀工艺后，截面平整的氧化层厚度不小于40nm，侧部被刻蚀的区域，即氧化凸起层厚度为0.2um~0.5um；步骤三，高温退火，进行牺牲氧化刻蚀；之后完成离子注入，形成P型掺杂区（4）；本发明中通过改变制备工艺方法，使得整个器件的反向漏电流更小，从而提高器件的可靠性。
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公开(公告)号：CN119050150A
公开(公告)日：2024-11-29
申请号：CN202411176629.1
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/45 , H01L21/336
Abstract: 一种更好保护栅氧的SiC MOSFET器件及制备方法，涉及半导体技术领域。本发明向器件栅极中间底部的SiC Drift层离子注入形成重掺杂的PP区，并在PP区的顶面通过制备实现欧姆接触，使栅极Poly层与PP区相连接。在栅极Poly层受驱动电压时，PP区可以释放一部分栅极驱动电压应力，从而减轻对栅氧化层的电压应力，保护了栅氧化层，而在器件阻断过程中，PP区由于处于栅极底部，又可以屏蔽漏极电压产生的电场集中，再次保护了栅氧化层。
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Patent Agency Ranking
公开(公告)号：CN119050148A
公开(公告)日：2024-11-29
申请号：CN202411176621.5
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/78 , H01L29/45 , H01L21/336
Abstract: 一种内置混合型体二极管的SiC MOSFE及制备方法，涉及半导体技术领域。本发明在沟槽栅SiC MOSFET器件内部集成SBD二极管和PN结二极管，形成混合型体二极管，实现了对器件长期稳定使用的改善。在Is续流过程中，SBD体二极管作为续流管先行开启，避免了空穴进入到SiC Drift层中发生双极退化效应；在器件经Issm大浪涌电流时，PN结体二极管开启，从而提高了器件承受大浪涌电流冲击能力。
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公开(公告)号：CN118800803A
公开(公告)日：2024-10-18
申请号：CN202411176651.6
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 一种改善电场集中的SiC VDMOS器件制备方法。涉及半导体技术领域。包括如下步骤：S100，在N+衬底层上依次形成N型缓冲层和N‑漂移层；S200，在N‑漂移层上利用光刻胶形成缓斜角区域，通过离子注入形成浅掺杂的P‑Well区；S300，在P‑Well区内离子注入依次形成侧部相互连接的N+区和P+区，并通过离子激活S400，在P‑Well区上通过干氧热氧化工艺形成栅氧化层，并在栅氧化层上淀积Poly层；S500，在Poly层的上面淀积介质层，隔离栅电极和源电极金属；S600，在P+区和N+区的顶面形成源极欧姆接触合金层；S700，金属溅射形成源极金属层；背面通过背面减薄工艺，溅射形成漏极金属层。本发明电场集中效应减小，器件的阻断性能得到优化，导致JFET电阻减小，增强了芯片过流能力。
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公开(公告)号：CN118800784A
公开(公告)日：2024-10-18
申请号：CN202411176648.4
申请日：2024-08-26
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L29/06 , H01L29/417 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 一种双沟槽型的SiC MOSFET器件及其制备方法。涉及半导体技术领域。包括如下步骤：S100，在N+衬底层上形成N‑外延层和PW区；S200，在PW区上刻蚀形成若干间隔设置的栅极沟槽区；S300，在PW区上通过Al离子注入形成P+区，并在P+区的侧部通过离子注入形成N+区（6）；S400，在P+区上通过刻蚀形成源极沟槽区，并在源极沟槽区内侧壁形成欧姆接触合金；S500，在栅极沟槽区的侧壁和底部淀积栅氧层，并通过Poly层填充，作为栅电极引出；S600，在N‑外延层上形成隔离介质层；并在隔离介质层的侧部形成欧姆接触合金层，与P+区和N+区的上方形成欧姆接触；本发明通过在源区引入沟槽结构，抑制了栅氧化层处的峰值电场，改善沟槽MOSFET栅氧化层可靠性问题。
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公开(公告)号：CN118800661A
公开(公告)日：2024-10-18
申请号：CN202410864006.7
申请日：2024-06-30
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06 , H01L29/423 , H01L29/43
Abstract: 一种降低栅极振荡的SiC MOSFET器件及制备方法，涉及半导体技术领域。在SiC MOSFET器件内部的栅极Gate Pad区通过淀积介质层以在内部串联一介质电阻层，从而提高器件内部的栅极电阻，但由于栅极电阻会增加器件的开关损耗，因此过大的栅极电阻也会影响器件使用。而本发明的介质电阻层可以通过调节厚度来改变电阻值，从而可根据实际设计需求来改变厚度，从而削弱振荡能量，避免器件发生误开启。
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公开(公告)号：CN118800659A
公开(公告)日：2024-10-18
申请号：CN202410864004.8
申请日：2024-06-30
Applicant: 扬州扬杰电子科技股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 一种具有空穴截止区的SiC MOSFET及制备方法，涉及半导体技术领域。本发明在器件中P‑body区下部和PP区底部的位置通过形成截止区的N+区，使器件PN结体二极管在续流过程中，作为截止区的N+区会将PP区的空穴截止，避免其进入到SiC Drift层。这样减小了PP区空穴与SiC Drift层电子发生复合，从而降低了器件的双极退化风险。
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