-
公开(公告)号：CN1925168A
公开(公告)日：2007-03-07
申请号：CN200610094174.4
申请日：2006-06-27
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L21/265
CPC classification number: H01L29/7816 , H01L29/0638 , H01L29/0696 , H01L29/0869 , H01L29/0878 , H01L29/456 , H01L29/4933 , H01L29/66681 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体装置及其制造方法。以往的半导体装置中，例如MOS晶体管中，由于背栅区域的杂质浓度以及其扩散形状的不同，而产生寄生晶体管容易动作的问题。本发明的半导体装置，例如是MOS晶体管，其在N型外延层(4)上形成作为背栅区域的P型扩散层(5)以及作为漏极区域的N型扩散层(8)。在P型扩散层(5)上形成有作为源极区域的N型扩散层(7)和P型扩散层(6)。P型扩散层(6)与接触孔15的形状配合，通过两次离子注入工序形成，调制其表面部和深部的杂质浓度。通过该结构，能够缩小器件尺寸，抑制寄生NPN晶体管动作。
-
公开(公告)号：CN1832174A
公开(公告)日：2006-09-13
申请号：CN200610004122.3
申请日：2006-02-21
Applicant: 三洋电机株式会社
CPC classification number: H01L29/7322 , H01L21/761 , H01L21/8249 , H01L27/0623 , H01L29/0821 , H01L29/1008 , H01L29/1083 , H01L29/42368 , H01L29/6625 , H01L29/66272 , H01L29/66659 , H01L29/735 , H01L29/7835
Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN结区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有P型埋入扩散层(4)。N型埋入扩散层(5)与P型埋入扩散层(4)重叠形成，且在元件形成区域的下方形成有过电压保护用的PN结区域(19)。PN结区域(19)的击穿电压比源－漏极间的击穿电压低。根据该结构，可防止击穿电流集中在PN结区域(19)，且可由过电压保护半导体元件。
-
公开(公告)号：CN1251330C
公开(公告)日：2006-04-12
申请号：CN01117046.8
申请日：2001-03-12
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336 , G02F1/136
CPC classification number: H01L29/66681 , H01L29/0847 , H01L29/1095 , H01L29/42368 , H01L29/6659 , H01L29/66674 , H01L29/7816 , H01L29/7833
Abstract: 一种为了达到高耐压化和低导通电阻化的半导体装置，具有：在半导体衬底(101)上使栅极绝缘膜(108)介于中间而形成的栅电极(109)；邻接于该栅电极(109)形成的LP层(105)(P型体区)；在该LP层(105)内形成的N型源区(110)及沟道区(112)；在离开上述LP层(105)的位置上形成的N型漏区(111)；以及包围该漏区(111)而形成的LN层(104)(漂移区)，其特征是：上述LP层(105)在从上述栅电极(109)下的有源区到上述漏区(111)侧形成，而且从该漏区(111)到上述有源区形成了SLN层(106)。
-
公开(公告)号：CN1223007C
公开(公告)日：2005-10-12
申请号：CN01111346.4
申请日：2001-03-12
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66659 , H01L21/823462 , H01L21/823475 , H01L21/823481 , H01L27/088 , H01L29/42368 , H01L29/7835
Abstract: 本发明的目的是确保高耐压MOS晶体管的耐压不变且能有低导通电阻，在本发明中，具有从在P型半导体衬底(1)内形成的N型阱区(2)上形成的第1栅氧化膜横跨到由选择性氧化膜构成的第2栅氧化膜(8A)上而形成的栅电极(10)；与该栅电极(10)邻接地形成的P型源区(11)；在与上述栅电极(10)隔开的位置上形成的P型漏区(12)；以及包围该漏区(12)而形成的P型漂移区(LP层(4))，其特征是还形成了P型杂质层(FP层(7A))使其与上述漏区(12)邻接。
-
公开(公告)号：CN1407630A
公开(公告)日：2003-04-02
申请号：CN02127752.4
申请日：2002-08-08
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/823857
Abstract: 提供一种提高漏极耐压的半导体器件。本发明的半导体器件的特征是，在P型半导体基板1内形成P阱区域5，在其上至少形成膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10，隔着该膜厚度厚的栅绝缘膜9和膜厚度薄的栅绝缘膜10形成栅电极(25E)，被离子注入到上述栅电极(25E)下部的阈值电压调整用的杂质，只在上述膜厚度薄的栅绝缘膜10的下部进行。
-
Patent Agency Ranking
公开(公告)号：CN1405895A
公开(公告)日：2003-03-26
申请号：CN02127669.2
申请日：2002-08-07
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/66537 , H01L29/42368 , H01L29/66659 , H01L29/7835
Abstract: 谋求晶体管的驱动能力提高。特征在于：在具有在半导体衬底上由用选择氧化法形成的第1栅绝缘膜和用热氧化法形成的第2栅绝缘膜组成的栅绝缘膜，形成跨过该第1栅绝缘膜和第2栅绝缘膜那样的栅电极形成的半导体器件中，上述第2栅绝缘膜，用膜厚度厚的栅绝缘膜10A，和膜厚度薄的栅绝缘膜12构成。
-
公开(公告)号：CN1320969A
公开(公告)日：2001-11-07
申请号：CN01117043.3
申请日：2001-02-27
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336 , G02F1/136
CPC classification number: H01L29/7816 , H01L29/0847 , H01L29/0878 , H01L29/1095
Abstract: 本发明的宗旨在于在确保期望的耐压的情况下实现低导通电阻化。半导体器件配有:在半导体衬底1上通过栅绝缘膜8形成的栅电极10;形成得与该栅电极10邻接的LP层5(P型本体区);形成在该LP层5内的N型源区12以及沟道区11;在与所述LP层分隔的位置上形成的N型漏区13;形成得包围着该漏区13的LN层4(漂移区),其特征在于,在所述栅电极10之下形成与所述LP层5连接的P型层9。
-
公开(公告)号：CN1317834A
公开(公告)日：2001-10-17
申请号：CN01117046.8
申请日：2001-03-12
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336 , G02F1/136
CPC classification number: H01L29/66681 , H01L29/0847 , H01L29/1095 , H01L29/42368 , H01L29/6659 , H01L29/66674 , H01L29/7816 , H01L29/7833
Abstract: 一种为了达到高耐压化和低导通电阻化的半导体装置，具有：在半导体衬底101上使栅极绝缘膜108介于中间而形成的栅电极109；邻接于该栅电极109形成的LP层105(P型体区)；在该LP层105内形成的N型源区110及沟道区112；在离开上述LP层105的位置上形成的N型漏区111；以及包围该漏区111而形成的LN层104(漂移区)，其特征是：上述LP层105在从上述栅电极109下的有源区到上述漏区111侧形成，而且从该漏区111到上述有源区形成了SLN层106。
-
公开(公告)号：CN100474588C
公开(公告)日：2009-04-01
申请号：CN200610004208.6
申请日：2006-01-28
Applicant: 三洋电机株式会社
Abstract: 一种半导体装置，在现有的半导体装置中，在施加有高电位的配线层在分离区域上面交叉的区域存在在该分离区域耐压劣化的问题。在本发明的半导体装置中，在衬底(2)上堆积外延层(3)，在被分离区域(4)区分的区域形成有LDMOSFET1。在与漏极电极(16)连接的配线层(18)于分离区域(4)上面交叉的区域，在配线层(18)下方形成有接地电位的导电屏极(24)和浮置状态的导电屏极(25)。根据该结构，在配线层(18)下方，分离区域(4)附近的电场被缓和，LDMOSFET1的耐压特性提高。
-
公开(公告)号：CN100454582C
公开(公告)日：2009-01-21
申请号：CN200610073801.6
申请日：2006-03-30
Applicant: 三洋电机株式会社
IPC: H01L29/861
Abstract: 本发明提供了一种半导体装置。在现有的半导体装置中，存在有不能将保护元件不受过电压破坏而设置的保护二极管的耐压特性提高的问题。在本发明的半导体装置中，在衬底(2)上的外延层(3)上形成有元件保护用的保护二极管(1)。在外延层(3)表面形成有肖特基势垒用金属层(14)，并在肖特基势垒用金属层(14)的端部(20)的下方形成有P型扩散层(7)。并且，与P型扩散层(7)连结并向阴极区域侧形成P型扩散层(9)。在P型扩散层(9)的上方形成施加了阳极电位的金属层(18)，可得到场板效果。通过该结构，减小耗尽层的大的曲率变化，使保护二极管(1)的耐压特性提高。
-
-
-
-
-
-
-
-
-
Search Results
59
records
(took 0.035 seconds)
