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公开(公告)号：CN115458532A
公开(公告)日：2022-12-09
申请号：CN202210538868.1
申请日：2022-05-18
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：其中具有凹陷的衬底，该凹陷部分地填充有至少两个半导体有源区。该凹陷具有侧壁和底部，该侧壁和底部充分地衬有相应的衬底绝缘层，使得该至少两个半导体有源区与围绕凹陷的侧壁和底部的衬底电隔离。提供侧壁绝缘层，其作为至少两个半导体有源区中的第一半导体有源区和第二半导体有源区之间的隔离物延伸，使得至少两个半导体有源区中的第一半导体有源区和第二半导体有源区彼此电隔离。第一栅电极和第二栅电极分别设置在第一半导体有源区和第二半导体有源区中。
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公开(公告)号：CN110911416A
公开(公告)日：2020-03-24
申请号：CN201910573210.2
申请日：2019-06-28
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L21/768
Abstract: 一种集成电路器件包括字线结构、绝缘结构、沟道孔和电荷捕获图案。字线结构和绝缘结构彼此交错并在平行于基板的主表面的水平方向上延伸，并且在垂直方向上彼此重叠。沟道孔在垂直方向上穿过字线结构和绝缘结构。电荷捕获图案位于沟道孔中，并在垂直方向上彼此间隔开而使局部绝缘区域在其间。
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公开(公告)号：CN104637883B
公开(公告)日：2019-06-04
申请号：CN201410641349.3
申请日：2014-11-13
Applicant: 三星电子株式会社
IPC: H01L27/1156
Abstract: 这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。
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公开(公告)号：CN111081711B
公开(公告)日：2025-04-04
申请号：CN201911005796.9
申请日：2019-10-22
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 提供了一种可靠性得到改善的非易失性存储器装置。该非易失性存储器装置包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间；以及阻挡绝缘膜，其位于第一栅电极和第一电荷存储膜之间，其中，第一电荷存储膜在第一方向上延伸的第一长度比阻挡绝缘膜在第一方向上延伸的第二长度长。
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公开(公告)号：CN119545793A
公开(公告)日：2025-02-28
申请号：CN202410883627.X
申请日：2024-07-03
Applicant: 三星电子株式会社
Abstract: 提供了半导体器件和包括其的电子系统。半导体器件可以包括基板、垂直于基板的上表面的多个单元串、以及连接到单元串中的至少六个的位线。单元串中的每个可以包括在垂直于基板的上表面的方向上彼此串联连接的多个存储单元、在所述多个存储单元和基板之间彼此串联连接的第一地选择晶体管至第四地选择晶体管、以及在所述多个存储单元和位线之间的串选择晶体管。第一地选择晶体管至第四地选择晶体管中的第一个可以具有第一阈值电压分布，并且第一地选择晶体管至第四地选择晶体管中的第二个可以具有第二阈值电压分布。第二阈值电压分布可以不同于第一阈值电压分布。
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Patent Agency Ranking
公开(公告)号：CN110571222B
公开(公告)日：2024-10-29
申请号：CN201910454955.7
申请日：2019-05-29
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 提供了一种三维半导体器件，所述三维半导体器件包括：下部结构；位于所述下部结构上的堆叠结构，所述堆叠结构包括：下组，所述下组包括在垂直方向上堆叠并且彼此间隔开的栅电极，以及上组，所述上组包括在所述垂直方向上堆叠并且彼此间隔开的栅电极，所述下组和所述上组在所述垂直方向上堆叠；以及垂直结构，所述垂直结构穿过所述堆叠结构。所述垂直结构可以包括垂直芯图案、位于所述垂直芯图案中的垂直缓冲部分以及垂直半导体层。所述垂直结构可以包括穿过所述下组的下垂直部分和穿过所述上组的上垂直部分，所述下垂直部分的上部区域的宽度大于所述上垂直部分的下部区域的宽度。所述垂直缓冲部分位于所述下垂直部分中并位于所述上垂直部分下方。
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公开(公告)号：CN110911416B
公开(公告)日：2024-03-12
申请号：CN201910573210.2
申请日：2019-06-28
Applicant: 三星电子株式会社
IPC: H10B43/35 , H10B43/40 , H10B43/50 , H10B43/27 , H01L21/768
Abstract: 一种集成电路器件包括字线结构、绝缘结构、沟道孔和电荷捕获图案。字线结构和绝缘结构彼此交错并在平行于基板的主表面的水平方向上延伸，并且在垂直方向上彼此重叠。沟道孔在垂直方向上穿过字线结构和绝缘结构。电荷捕获图案位于沟道孔中，并在垂直方向上彼此间隔开而使局部绝缘区域在其间。
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公开(公告)号：CN116209273A
公开(公告)日：2023-06-02
申请号：CN202211194996.5
申请日：2022-09-28
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体器件，可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在与第一水平方向垂直的第二水平方向上彼此平行地延伸。可以在多条下位线中的彼此相邻的两条下位线之间限定下扩展空间。
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公开(公告)号：CN115642181A
公开(公告)日：2023-01-24
申请号：CN202210859705.3
申请日：2022-07-20
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件。该半导体器件可以包括：外围电路结构；存储单元块，布置在外围电路结构上并包括串，该串中的每一个包括串联连接并且在竖直方向上堆叠的下选择晶体管、存储单元晶体管和上选择晶体管；以及位线，在存储单元块上。位线可以包括与串中的第一串至第三串电连接的第一位线。第一串至第三串的下选择晶体管分别包括第一下选择栅电极至第三下选择栅电极。第二下选择栅电极可以布置在与第一下选择栅电极不同的竖直层级处，而第三下选择栅电极可以布置在与第一下选择栅电极相同的竖直层级处。
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公开(公告)号：CN113851483A
公开(公告)日：2021-12-28
申请号：CN202110703157.0
申请日：2021-06-24
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种半导体装置，包括：堆叠结构，其包括在竖直方向上间隔开的栅极层和层间绝缘层；沟道孔，其在竖直方向上穿透堆叠结构；核心区，其在沟道孔内延伸；沟道层，其设置在核心区的侧表面上；第一介电层、数据存储层和第二介电层，其设置在沟道层和栅极层之间；以及焊盘图案，其设置在核心区上、在沟道孔中、并且与沟道层接触。最上栅极层的第一部分的侧表面与沟道层的外侧表面之间的第一水平距离大于最上栅极层的第二部分的侧表面与焊盘图案的外侧表面之间的第二水平距离。
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