公开(公告)号：CN107393588A

公开(公告)日：2017-11-24

申请号：CN201710611341.6

申请日：2014-05-09

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  朴起台

IPC: G11C16/04 ,  G11C16/16 ,  G11C16/34

Abstract: 本发明涉及一种具有不同的伪字线的三维快闪存储器件和数据储存设备。一种三维(3D)快闪存储器，包括：被布置在地选择线和最低主字线之间的第一伪字线，以及被布置在串选择线和最高主字线之间的具有不同的字线配置的第二伪字线。

公开(公告)号：CN106328199A

公开(公告)日：2017-01-11

申请号：CN201610518434.X

申请日：2016-07-04

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  金斗铉 ,  边大锡 ,  尹治元

IPC: G11C16/02 ,  G11C16/10

Abstract: 存储设备提供如下。存储单元区包括多个块，每个块包括多个NAND串。控制逻辑基于相对于存储单元区的第一边缘的第一距离和相对于存储单元区的第二边缘的第二距离中较小的距离将所述多个块划分成多个块区，并且使用用于操作的操作参数的多个偏置集来控制对存储单元区执行的操作。每个偏置集与块区之一相关联。

公开(公告)号：CN102385919A

公开(公告)日：2012-03-21

申请号：CN201110248599.7

申请日：2011-08-26

Applicant: 三星电子株式会社

Inventor： 尹治元 ,  蔡东赫 ,  朴宰佑 ,  南尚完

IPC: G11C16/02 ,  G11C16/06 ,  G11C16/16

CPC classification number: G11C16/3445 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/16 ,  H01L29/792

Abstract: 一种操作非易失性存储器件的方法包括：对与多个串选择线(SSL)相关联的存储单元执行擦除操作，所述与多个SSL相关联的存储单元构成存储块；以及在验证对与第一SSL相关联的第一存储单元的擦除操作之后，验证对与第二SSL相关联的第二存储单元的擦除操作。

公开(公告)号：CN110265079B

公开(公告)日：2024-10-01

申请号：CN201910132706.6

申请日：2019-02-22

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  郭东勋 ,  尹治元

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/14

Abstract: 提供了擦除非易失性存储器件中的数据的方法。操作非易失性存储器件的方法包括通过将非零擦除电压施加到NAND串的第一端处的源极/漏极端子来擦除存储器件内的存储单元的NAND串内的数据。与在NAND串内的一对选择晶体管中建立栅极感应漏极泄漏(GIDL)的同时施加该擦除电压。该GIDL可以通过向这对选择晶体管的相应的第一栅极端子和第二栅极端子施加不等的且非零的第一电压和第二电压而发生。该选择晶体管可以是串选择晶体管或接地选择晶体管。

公开(公告)号：CN110021329B

公开(公告)日：2024-07-02

申请号：CN201811423583.3

申请日：2018-11-27

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  郭东勋 ,  金完东 ,  尹治元

IPC: G11C16/08 ,  G11C16/12 ,  G11C16/24

Abstract: 本发明公开了存储器件，所述存储器件包括：存储单元阵列，所述存储单元阵列包括多条字线、在所述多条字线上方的第一串选择线，以及在所述第一串选择线与所述多条字线之间的第二串选择线；以及控制器。在读取连接到所述多条字线中的第一字线的第一存储单元的数据的操作期间，所述控制器向所述第一串选择线供应第一电压并向所述第二串选择线供应第二电压，其中所述第二电压大于所述第一电压。

公开(公告)号：CN111798886B

公开(公告)日：2024-03-15

申请号：CN202010200570.0

申请日：2020-03-20

Applicant: 三星电子株式会社

Inventor： 朴庸河 ,  金埰勋 ,  南尚完

IPC: G11C5/14

Abstract: 提供了一种控制存储器设备方法，该存储器设备包括页缓冲器电路，所述页缓冲器电路包括多个页缓冲器，每个页缓冲器包括至少一个锁存器。该方法包括：由内部电压电路生成内部电压当中的用于所述页缓冲器电路的操作的至少一个内部电压，其中所述内部电压电路向所述页缓冲器电路提供所述至少一个内部电压；向所述页缓冲器电路提供用于形成在所述内部电压电路和不用于在所述页缓冲器电路中进行缓冲的所述多个页缓冲器中的第一页缓冲器的第一电节点之间、在对所述多个页缓冲器中的第二页缓冲器的第一锁存器的设定操作期间的电连接的控制信号。

公开(公告)号：CN116153368A

公开(公告)日：2023-05-23

申请号：CN202210905884.X

申请日：2022-07-29

Applicant: 三星电子株式会社

Inventor： 全哄秀 ,  任琫淳 ,  南尚完

IPC: G11C16/08 ,  G11C16/34

Abstract: 提供了一种非易失性存储器件和操作非易失性存储器件的方法。所述非易失性存储器件包括第一半导体层和第二半导体层。所述第一半导体层包括字线、至少一条串选择线、至少一条接地选择线、和包括至少一个存储块的存储单元阵列。所述第二半导体层包括第一地址译码器和第二地址译码器。所述第一地址译码器设置在与单元区域的第一侧相邻的第一延伸区域下面，并且包括驱动所述字线、所述至少一条串选择线和所述至少一条接地选择线的多个第一通道晶体管。所述第二地址译码器设置在与所述单元区域的第二侧相邻的第二延伸区域下面，并且包括驱动所述至少一条串选择线和所述至少一条接地选择线的多个第二通道晶体管。

公开(公告)号：CN107767911B

公开(公告)日：2023-05-23

申请号：CN201710722567.3

申请日：2017-08-22

Applicant: 三星电子株式会社

Inventor： 南尚完 ,  边大锡 ,  尹治元

IPC: G11C16/08

Abstract: 非易失性存储器装置以及数据操作方法。一种非易失性存储器装置，包括：存储器单元阵列和行解码器电路。在将第一预脉冲施加到连接到第一虚拟存储器单元的第一虚拟字线之后，在将第二预脉冲施加到连接到第二虚拟存储器单元的第二虚拟字线之后，行解码器电路导通选择的存储器块的多个单元串的存储器单元。

公开(公告)号：CN116137176A

公开(公告)日：2023-05-19

申请号：CN202211431295.9

申请日：2022-11-14

Applicant: 三星电子株式会社

Inventor： 李耀翰 ,  南尚完 ,  朴相元 ,  赵志虎 ,  朴恩香

IPC: G11C16/34 ,  G11C16/08 ,  G11C16/24

Abstract: 本公开提供了一种存储器件的操作方法、编程方法及存储器系统的操作方法。公开了一种包括沿与衬底垂直的方向堆叠的多个存储单元的存储器件的操作方法。所述方法包括：基于第一编程参数来对来自所述多个存储单元当中的连接到选定字线的选定存储单元执行第一编程循环至第(n‑1)编程循环；以及在所述第(n‑1)编程循环被执行之后，基于与所述第一编程参数不同的第二编程参数来对所述选定存储单元执行第n编程循环至第k编程循环。在此，n是大于1的整数并且k是大于或等于n的整数。所述第一编程参数和所述第二编程参数中的每一者包括在所述第一编程循环至所述第k编程循环中使用的编程电压增量、2级验证范围和位线强制电压中的至少两者。

公开(公告)号：CN114093403A

公开(公告)日：2022-02-25

申请号：CN202110974050.X

申请日：2021-08-24

Applicant: 三星电子株式会社

Inventor： 徐准浩 ,  金龙来 ,  张韩尔 ,  权赫济 ,  南尚完

IPC: G11C16/08 ,  G11C16/14 ,  G11C16/30

Abstract: 一种非易失性存储器件包括存储块，所述存储块包括形成在衬底上的第一结构和形成在所述第一结构上的第二结构。所述非易失性存储器件的擦除方法包括：向所述第一结构的第一正常字线和所述第二结构的第二正常字线施加字线擦除电压；以及向所述第一结构的第一结字线和所述第二结构的第二结字线中的至少一者施加小于所述字线擦除电压的结字线擦除电压。所述第一结字线是所述第一结构的字线当中与所述第二结构相邻的字线，所述第二结字线是所述第二结构的字线当中与所述第一结构相邻的字线。