公开(公告)号：CN1738201B

公开(公告)日：2011-10-26

申请号：CN200510091739.9

申请日：2005-08-17

Applicant: 尔必达存储器股份有限公司

Inventor： 阿部一郎

IPC: H03K5/13 ,  H03K19/017 ,  H01L27/04

CPC classification number: H03K5/082 ,  H03K19/0016

Abstract: 本发明提供一种半导体电路装置。具有将输入端公共连接到信号输入端子IN，彼此为相同的逻辑结构的第一及第二传送系统；构成第一传送系统的晶体管中向第一传送系统的输入值为低电平时截止的晶体管为高阈值，导通的晶体管为低阈值，构成第二传送系统的晶体管中向第二传送系统的输入值为高电平时，截止的晶体管为高阈值，导通侧的晶体管为低阈值，第一及第二传送系统根据控制信号，控制为动作状态和待机状态，具有输出选择部，其接收第一及第二传送系统的输出，在动作时，从输出端子输出来自低阈值的晶体管为导通状态侧的传送系统的输出，在待机时，截止来自输出为不稳定状态的一个传送系统的输出，而从输出端子输出来自输出稳定的传送系统的输出。

公开(公告)号：CN101055871B

公开(公告)日：2011-06-15

申请号：CN200710091796.6

申请日：2007-04-11

Applicant: 尔必达存储器股份有限公司

Inventor： 莲沼英司

IPC: H01L27/108 ,  H01L23/522 ,  H01L23/482

CPC classification number: H01L27/0207 ,  H01L27/10814 ,  H01L27/10855 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提出了一种半导体存储器件，包括：多个有源区，在半导体衬底中以带状形成；多条字线，以相等的间隔排列以便与有源区交叉；多个单元接触部，包括在有源区中沿其纵向在中心部分形成的第一单元接触部，和沿纵向在两端处的每一端部形成的第二单元接触部；位线接触部，形成于第一单元接触部上；位线，对其布线使得在位线接触部上穿过；存储节点接触部，形成于第二单元接触部上；存储节点接触焊盘，形成于存储节点接触部上；以及存储电容器，形成于存储节点接触焊盘上。存储节点接触部的中心位置相对于第二单元接触部的中心位置沿规定方向偏移。存储节点接触焊盘的中心位置相对于存储节点接触部的中心位置沿规定方向偏移。

公开(公告)号：CN1808902B

公开(公告)日：2011-05-04

申请号：CN200610003624.4

申请日：2006-01-09

Applicant: 尔必达存储器股份有限公司

Inventor： 藤泽宏树

IPC: H03K19/0175 ,  H03K19/0185

CPC classification number: H03H11/28 ,  G01R31/31713 ,  G11C11/4093 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C29/50008 ,  H03K19/0005

Abstract: 公开了一种输出电路、半导体器件和调整输出电路的特性的方法，以减小校准输出电路所需的电路规模，以及减少校准操作所需的时间，本发明包括与数据引脚相连的第一输出缓冲器和第二输出缓冲器、以及与校准引脚相连的校准电路。第一输出缓冲器和第二输出缓冲器包括多个单位缓冲器。单位缓冲器彼此具有相同的电路结构。利用此结构，可以利用校准电路，根据校准操作，共同设置第一输出缓冲器和第二输出缓冲器的阻抗。结果，可以减小校准操作所需的电路规模和校准操作所需的时间。

公开(公告)号：CN101971315A

公开(公告)日：2011-02-09

申请号：CN200980109142.9

申请日：2009-06-02

Applicant: 阿德威尔斯股份有限公司 ,  尔必达存储器股份有限公司

Inventor： 中居诚也 ,  樱田伸一

IPC: H01L21/60

CPC classification number: H01L21/67092 ,  H01L21/68728 ,  H01L21/68742 ,  H01L24/75 ,  H01L2224/16 ,  H01L2224/75 ,  H01L2224/758 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/15788 ,  Y10S269/903 ,  Y10T29/4913 ,  Y10T29/53174 ,  Y10T29/53178 ,  Y10T29/53265 ,  H01L2924/00

Abstract: 本发明提供一种安装装置，该装置能够效率良好且高精度地将芯片等部件安装到基板上。在具有开口部(K5)的旋转工作台(22)的上表面载置晶片，在开口部(K5)中升降支承部以及保持芯片的头部，将晶片与芯片抵接并在局部夹持二者，并通过加热使其接合。然后，退避支承部和头部，并在晶片和旋转工作台(22)之间插入在保持工作台上具备的升降臂，从而使晶片上升，并且旋转移动旋转工作台(22)而使开口部(K5)相对于晶片移动。然后，再次将晶片载置在旋转工作台(22)的上表面，来进行接合动作。

公开(公告)号：CN101221808B

公开(公告)日：2010-06-02

申请号：CN200810002051.2

申请日：2008-01-09

Applicant: 株式会社日立制作所 ,  尔必达存储器股份有限公司

Inventor： 秋山悟 ,  关口知纪 ,  竹村理一郎 ,  中谷浩晃 ,  宫武伸一 ,  渡边由布子

IPC: G11C11/4091 ,  G11C11/4096

CPC classification number: G11C11/4091 ,  H01L27/10897

Abstract: 本发明提供兼顾了高集成、低功耗高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。

公开(公告)号：CN101170081B

公开(公告)日：2010-06-02

申请号：CN200710128825.1

申请日：2007-01-15

Applicant: 尔必达存储器股份有限公司

Inventor： 池渊义德

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L27/0207 ,  H01L27/10852 ,  H01L27/10894

Abstract: 本发明的目的是提供一种制造动态随机存取存储器的方法，该存储器即使具有大存储密度也能减少缺陷率。本发明的方法用于制造具有设置在半导体衬底上的存储器阵列区域和外围电路区域的动态随机存取存储器的方法，氮化硅膜覆盖在存储器阵列区域和外围电路区域的上面，该方法具有至少用于去除提供在外围电路区域中的氮化硅的步骤(1)；以及用于在氢气环境中处理步骤(1)获得的待处理衬底的步骤(2)。

公开(公告)号：CN1967716B

公开(公告)日：2010-05-19

申请号：CN200610148589.5

申请日：2006-11-15

Applicant: 尔必达存储器股份有限公司

Inventor： 野田浩正 ,  藤泽宏树

IPC: G11C11/406 ,  G11C11/4076 ,  G11C11/4091 ,  G11C7/06

CPC classification number: G11C29/02 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C29/026 ,  G11C29/028 ,  G11C29/50012

Abstract: 本申请涉及半导体存储器件。具体地，本申请公开了一种配置来根据具有时钟周期的时钟信号，延迟输入信号的半导体存储器件。半导体存储器件包括参考信号发生器和延迟电路。配置参考信号发生器，以根据时钟信号产生参考信号。参考信号指示代表时钟周期的参考延迟时间。配置延迟电路，以根据参考信号，将输入信号延迟时间，产生延迟信号。通过用正整数乘以参考延迟时间，可获得延迟时间。通过本发明，提供了一种更稳定地产生延迟了延迟时间的延迟信号的半导体存储器件。本发明可广泛应用于半导体存储器件领域。

公开(公告)号：CN100590731C

公开(公告)日：2010-02-17

申请号：CN200610006687.5

申请日：2006-02-08

Applicant: 尔必达存储器股份有限公司

Inventor： 藤幸雄

IPC: G11C7/00 ,  G11C7/22 ,  G11C7/08 ,  G11C11/413

CPC classification number: G11C13/0069 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/22 ,  G11C13/0004 ,  G11C13/004 ,  G11C2013/0076

Abstract: 本发明提供一种对DRAM接口互换性高的具有相变化存储器的半导体存储装置。存储单元阵列(18)中具有配置在位线和字线的交叉部的含相变化元件的存储单元。其动作如下，即将随付写入请求的写地址和数据分别暂时保持在写地址寄存器(15)和数据寄存器(14)中，在该写入请求的周期中并不进行向存储单元阵列(18)的写入。然后，在产生了下一个写入请求时刻，将保持的数据写入存储单元阵列(18)中。此时，设置复位周期和置位周期两个写入周期。然后，比较存储单元的写入内容与更新数据，在仅将置位单元暂时复位(非晶体化、高电阻化)之后，仅进行置位(结晶化、低电阻化)数据的写入。

公开(公告)号：CN100588148C

公开(公告)日：2010-02-03

申请号：CN200410101360.7

申请日：2004-12-17

Applicant: 尔必达存储器股份有限公司

Inventor： 大坂英树 ,  西尾洋二 ,  船场诚司 ,  庄司和良

IPC: H04L7/02 ,  H04L25/40

CPC classification number: H03K5/082 ,  H03K5/135

Abstract: 本发明课题是在接口的接收机中减少依存于数据型式的信号抖动。因此，提供可自动调整的大规模集成电路来在各装置中可调整为减少(信号抖动)所需延迟量的设置。依存于数据型式的信号抖动可预测以前的任何状态，所以在接收机中保持获得的数据的状态，调整从这种保持的状态和所输入的数据而获得输入数据的定时。而且，作为用于决定取决于安装状态的延迟量的接收机内的调整机构，将来自激励级的1个周期间隔的脉冲数据和2个周期间隔的脉冲数据作为测试型式收发。具有自动调整机构从脉冲宽度不同的脉冲上升与下降时间差来得到最适合系统的延迟量。

公开(公告)号：CN100533593C

公开(公告)日：2009-08-26

申请号：CN200510062920.7

申请日：2005-03-30

Applicant: 尔必达存储器股份有限公司

Inventor： 利穗吉郎 ,  伊藤丰

IPC: G11C11/4078 ,  G11C29/00 ,  G06F11/00

CPC classification number: G06F11/1076 ,  G06F11/1012 ,  G11C11/406 ,  G11C29/42 ,  G11C2211/4062

Abstract: 本发明的目的是提供一种半导体设备，允许对已经是不可校正的、作为利用冗余的补救的对象的位图案、以及由于添加单比特失效位而导致不可校正的位图案进行纠错。本发明提出了一种用于半导体设备的测试方法，所述半导体设备设置有使用由第一编码和第二编码组成的乘积码以实现存储器的纠错的ECC电路，所述测试方法包括以下步骤：获得通过分别根据第一编码和第二编码的独立校正操作实现的第一通过/失效确定结果和第二通过/失效确定结果；将该结果分别记录在第一失效存储器和第二失效存储器中；执行与第一失效存储器的内容与第二失效存储器的内容有关的指定逻辑运算，如与运算；并根据逻辑运算的结果，对失效位和潜在失效位进行补救。