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公开(公告)号:CN109145389A
公开(公告)日:2019-01-04
申请号:CN201810828217.X
申请日:2018-07-25
Applicant: 清华大学
IPC: G06F17/50
Abstract: 本发明公开了一种集成电路模型复用方法及装置,其中,方法包括以下步骤:将预设模型作为模型主体,且在模型自变量和函数目标值上进行变换,以得到变换后的新模型;根据新模型获取待求模型的模型参数,并求解模型参数,其中,如果模型主体为可导,则采用迭代优化算法进行求解;如果模型主体为不可导,则启发式算法进行求解。该方法充分利用已搭建好的电路模型,有效减少新电路建模所需要的样本数量,且不受具体模型形式的限制,可以适用于各类电路模型,适用于各类有相似性的电路设计问题,从而有效提高新电路建模与设计的效率,适用性强,简单易实现。
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公开(公告)号:CN105528486A
公开(公告)日:2016-04-27
申请号:CN201510894403.X
申请日:2015-12-08
Applicant: 清华大学
IPC: G06F17/50
CPC classification number: G06F17/5009
Abstract: 本发明涉及一种场效应晶体管源漏电阻的提取方法,属于半导体器件参数提取领域。该方法先选择相同栅宽W、相同栅长L、不同Halo注入剂量的多个晶体管,将栅端偏置在相同的过驱动电压下,并求得每个晶体管的总电阻;对Halo注入剂量和总电阻进行线性拟合,将拟合曲线外推至Halo注入剂量为0,截距R即为总电阻;再选择相同栅宽W、相同Halo注入剂量N、不同栅长的多个晶体管,将栅端偏置在相同的过驱动电压下,并求得每个晶体管的总电阻;对晶体管的栅长和总电阻进行线性拟合,计算得到拟合曲线的斜率K;对栅宽W、栅长L、Halo注入剂量N的晶体管,根据公式Rsd=R-K*L计算得到其源漏电阻Rsd。该方法适用于具有非均匀沟道掺杂的晶体管,且大幅提升源漏电阻提取精度。
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公开(公告)号:CN115221831B
公开(公告)日:2023-10-13
申请号:CN202210899959.8
申请日:2022-07-28
Applicant: 清华大学
IPC: G06F30/392
Abstract: 本申请涉及集成电路技术领域,尤其涉及一种实现电路版图代码化半自动布局的方法及装置。其中,该实现电路版图代码化半自动布局的方法,包括:获取实施例化器件集合,实施例化器件集合中所有实施例化器件与计算机编程语言python中的实施例Instance类一一对应;通过布局应用程序编程接口API,获取针对实施例化器件集合输入的器件参数集合;基于器件参数集合,对实施例化器件集合进行摆放布局,以得到与实施例化器件集合对应的电路版图。采用上述方案的本申请可以提高集成电路的设计效率。
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公开(公告)号:CN115221835A
公开(公告)日:2022-10-21
申请号:CN202210894286.7
申请日:2022-07-27
Applicant: 清华大学
IPC: G06F30/398 , G06F30/392 , G06F16/901 , G06F16/909
Abstract: 本发明公开了一种芯片设计的物理验证方法及装置,该方法包括:根据芯片版图设计的模拟电路,确定模拟电路的物理验证模块;其中,物理验证模块,包括矩形数据模块和规则约束模块,对矩形数据模块需要查询矩形的进行空间索引,判断是否满足规则约束模块的电路布局验证和设计规则检查的约束条件;若是,对矩形数据模块中矩形进行对应层级的空间数据索引得到满足第一预设条件的第一矩形和第二预设条件的第二矩形;对第一矩形进行电路布局验证以及对第二矩形进行设计规则检查验证,根据矩形验证结果进行芯片设计的物理验证。本发明可以可以应对布局当中产生的复杂的图形变换情况,可以有效的运行在模拟电路自动化工具中,实现芯片设计的物理验证。
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公开(公告)号:CN112861459B
公开(公告)日:2022-10-04
申请号:CN202110209197.X
申请日:2021-02-24
Applicant: 清华大学
IPC: G06F30/337 , G06F30/27 , G06K9/62 , G06N3/04 , G06N3/08 , G06F111/08 , G06F111/14 , G06F115/10
Abstract: 本申请提出一种全灵敏度对抗重要性抽样产量优化方法和装置,涉及数据处理技术领域,其中,方法包括:获取电路的网表文件和模型文件,将网表文件和模型文件输入外部优化器;分析在电路设计参数下所述电路的性能指标,根据性能指标计算良率;将良率发给所述外部优化器,以使外部优化器判断良率是否满足预设条件,若不满足,基于灵敏度更新电路设计参数,直到生成的电路的良率满足预设条件;获取电路的良率满足预设条件时对应的电路设计参数设计电路。由此,基于灵敏度避免了外部优化过程中的抽样。同时提出了一种快速灵敏度重要性抽样的良率分析方法,以消除重要性采样中寻找最优均值偏移向量和后续采样中的抽样。
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公开(公告)号:CN112986259B
公开(公告)日:2022-05-24
申请号:CN202110181072.0
申请日:2021-02-09
Applicant: 清华大学
Abstract: 本申请提出一种智能终端OLED面板制造工艺的缺陷检测方法、装置和电子设备。其中,该方法包括:在智能终端OLED面板的制造过程中,确定针对智能终端OLED面板的当前制造阶段;获取当前制造阶段下的面板的拍摄图像;确定当前拍摄图像的类型,并根据类型确定对应的缺陷检测方式;以及根据对应的缺陷检测方式对拍摄图像进行检测,并根据检测结果确定所述面板是否存在缺陷。本申请可以及时检测发现制造进程中的面板上出现的缺陷,以便于对能够进行修复的进行及时修复,不能进行修复的放弃后续工艺,从而可以极大地提高生产良率,降低生产成本。
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公开(公告)号:CN114154454A
公开(公告)日:2022-03-08
申请号:CN202111497217.4
申请日:2021-12-09
Applicant: 清华大学
IPC: G06F30/392 , G06F30/398 , G06F115/06
Abstract: 本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中,可以根据待摆放的MOS管的特征参数对其进行分类,得到多个MOS管分组,然后分别对每组MOS管中的MOS管的栅极序列,以MOS管的漏极和源级作为图论的节点,判断图论的节点是否构成欧拉路径,如果图论的节点未构成欧拉路径,则在图论中将度为奇数的节点增加预设元器件,以将未构成欧拉路径的节点转换为构成欧拉路径的节点,再根据构成的欧拉路径的中的排列顺序将MOS管进行摆放,形成摆放后的多个MOS管分组序列。本申请提出的方法,实现了MOS管的自动布局,从而减少了人工考虑集成电路设计MOS管布局需要的时间,同时保证了MOS管有源区正确的被共用,减少了版图占用面积,缩短了集成电路设计周期。
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公开(公告)号:CN112861459A
公开(公告)日:2021-05-28
申请号:CN202110209197.X
申请日:2021-02-24
Applicant: 清华大学
IPC: G06F30/337 , G06F30/27 , G06K9/62 , G06N3/04 , G06N3/08 , G06F111/08 , G06F111/14 , G06F115/10
Abstract: 本申请提出一种全灵敏度对抗重要性抽样产量优化方法和装置,涉及数据处理技术领域,其中,方法包括:获取电路的网表文件和模型文件,将网表文件和模型文件输入外部优化器;分析在电路设计参数下所述电路的性能指标,根据性能指标计算良率;将良率发给所述外部优化器,以使外部优化器判断良率是否满足预设条件,若不满足,基于灵敏度更新电路设计参数,直到生成的电路的良率满足预设条件;获取电路的良率满足预设条件时对应的电路设计参数设计电路。由此,基于灵敏度避免了外部优化过程中的抽样。同时提出了一种快速灵敏度重要性抽样的良率分析方法,以消除重要性采样中寻找最优均值偏移向量和后续采样中的抽样。
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公开(公告)号:CN109164372B
公开(公告)日:2020-06-19
申请号:CN201810827376.8
申请日:2018-07-25
Applicant: 清华大学
IPC: G01R31/28
Abstract: 本发明公开了一种集成电路元器件特性数据预测方法及装置,其中,方法包括以下步骤:对待测器件的特性曲线进行分段,以得到分段后的特性曲线;在分段后的特性曲线中每段曲线上生成相同数量的数据点,并对每段曲线通过样条插值预测得到预测曲线;在预测曲线不满足预设条件时,对预测曲线通过样条插值得到所需数据点。该方法通过曲线线型进行分段插值,效解决插值点直接无法匹配的问题,能有效减少每个器件的测试点数,从而有效降低整体的测试代价,有效提高预测的实用性,成本低、效率高,简单易实现。
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公开(公告)号:CN109977534A
公开(公告)日:2019-07-05
申请号:CN201910221710.X
申请日:2019-03-22
Applicant: 清华大学
Abstract: 本发明公开了一种基于强化学习的电路参数优化方法及系统,其中,该方法包括:获取仿真电路的优化参数和观测信息,并对优化参数进行初始化;将观测信息输入预先训练好的神经网络模型,以输出优化参数的更新量;根据更新量对优化参数进行更新以达到优化目标。该方法可以快速得到给定设计参数及设计目标下最优的优化参数,提高电路设计效率,缩短电路产品的上市时间。
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