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公开(公告)号：CN116522851A
公开(公告)日：2023-08-01
申请号：CN202310505944.3
申请日：2023-05-06
Applicant: 清华大学
IPC: G06F30/392
Abstract: 本公开提出一种电路生成方法、装置、电子设备和计算机程序产品，包括：获取多个初始电路版图，其中，初始电路版图具有对应初始连接信息，初始连接信息用于描述相邻两个初始电路版图之间漏极和源极的连接方式，并根据初始连接信息处理多个初始电路版图，以获取待处理电路版图，再获取目标构建参数，其中，目标构建参数包括以下至少一项：连接相同栅极的第一矩形高度，连接相同漏极和源极的第二矩形高度，衬底高度，内部填充物数量，外部填充物数量，漏源矩形的宽度以及漏源矩形相关的覆盖参数，以及根据目标构建参数处理多个待处理电路版图，以得到目标电路，由此，能够有效地提升电路设计效率和电路生成效果。
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公开(公告)号：CN114943200B
公开(公告)日：2023-04-28
申请号：CN202210587410.5
申请日：2022-05-26
Applicant: 清华大学
IPC: G06F30/392
Abstract: 本申请涉及集成电路技术领域，尤其涉及一种MOSFET的自动布局方法及装置。其中，该MOSFET的自动布局方法，包括：获取至少一个金属氧化物半导体场效应晶体管MOS参数集合；根据MOS布局Layout模块，基于至少一个MOS参数集合，构建至少两个MOS模块；根据MOS数组Array模块，对至少两个MOS模块进行布局，以得到至少两个MOS模块对应的电路版图。采用上述方案的本申请可以降低MOSFET的布局成本和出错率，提高MOSFET的布局效率，统一MOSFET布局时的摆放标准。
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公开(公告)号：CN115221831A
公开(公告)日：2022-10-21
申请号：CN202210899959.8
申请日：2022-07-28
Applicant: 清华大学
IPC: G06F30/392
Abstract: 本申请涉及集成电路技术领域，尤其涉及一种实现电路版图代码化半自动布局的方法及装置。其中，该实现电路版图代码化半自动布局的方法，包括：获取实施例化器件集合，实施例化器件集合中所有实施例化器件与计算机编程语言python中的实施例Instance类一一对应；通过布局应用程序编程接口API，获取针对实施例化器件集合输入的器件参数集合；基于器件参数集合，对实施例化器件集合进行摆放布局，以得到与实施例化器件集合对应的电路版图。采用上述方案的本申请可以提高集成电路的设计效率。
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公开(公告)号：CN115130422A
公开(公告)日：2022-09-30
申请号：CN202210570158.7
申请日：2022-05-24
Applicant: 清华大学
IPC: G06F30/392 , G06F30/398
Abstract: 本申请涉及集成电路技术领域，尤其涉及一种标准单元的自动构建方法及装置、终端和存储介质。其中，该自动构建方法，包括：获取金属‑氧化物半导体场效应晶体管MOS序列，并对MOS序列进行布局前检查，得到满足布局前检查条件的MOS序列；基于摆放规则，对满足布局前检查条件的MOS序列进行自动摆放，得到摆放后的MOS序列；确定标准单元高度，并根据标准单元高度对摆放后的MOS序列进行统一高度布局，以得到MOS序列对应的标准单元。采用上述方案的本申请可以降低标准单元的设计周期，开发费用以及风险率。
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公开(公告)号：CN114186527A
公开(公告)日：2022-03-15
申请号：CN202111536776.1
申请日：2021-12-15
Applicant: 清华大学
IPC: G06F30/394 , G06F30/398 , G06F115/06
Abstract: 本申请涉及集成电路技术领域，尤其涉及一种不依赖于网格点实现集成电路自动布线的方法及装置。其中，一种不依赖于网格点实现集成电路自动布线的方法，包括：基于引脚数据集，获取任意两个相邻引脚间的布线优先级；从布线优先级最高的两个引脚开始布线，并保证任意两个相邻引脚间的布线均通过isvalid检查，直至所有引脚均完成布线。采用上述方案的本申请可以减少布线算法的运行时间，提高布线的质量，缩短集成电路设计周期，减少集成电路设计成本。
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Patent Agency Ranking
公开(公告)号：CN112986259A
公开(公告)日：2021-06-18
申请号：CN202110181072.0
申请日：2021-02-09
Applicant: 清华大学
Abstract: 本申请提出一种智能终端OLED面板制造工艺的缺陷检测方法、装置和电子设备。其中，该方法包括：在智能终端OLED面板的制造过程中，确定针对智能终端OLED面板的当前制造阶段；获取当前制造阶段下的面板的拍摄图像；确定当前拍摄图像的类型，并根据类型确定对应的缺陷检测方式；以及根据对应的缺陷检测方式对拍摄图像进行检测，并根据检测结果确定所述面板是否存在缺陷。本申请可以及时检测发现制造进程中的面板上出现的缺陷，以便于对能够进行修复的进行及时修复，不能进行修复的放弃后续工艺，从而可以极大地提高生产良率，降低生产成本。
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公开(公告)号：CN112883672A
公开(公告)日：2021-06-01
申请号：CN202110244988.6
申请日：2021-03-05
Applicant: 清华大学
IPC: G06F30/333 , G06F30/27 , G06N20/00 , G06F115/10
Abstract: 本申请提出一种混合信号电路的数字化建模方法和装置。其中，方法包括：获取电路的网表文件，文件用于描述需要仿真的电路的拓扑结构、外部激励信号以及仿真参数；为电路的网表文件生成激励信号，并基于激励信号对网表文件进行仿真，将所有激励产生的数据进行组合，得到关于电路的全覆盖输入输出数据和电路的输入输出的完备关系；根据电路系统的特点，采用动态模态分解的方法从全覆盖输入输出数据中提取电路特征；根据提取得到的电路特征和电路的输入输出的完备关系，基于机器学习方法构建电路的数字化模型；通过硬件描述语言将数学模型转换为Verilog/Verilog‑AMS电路模型，该电路模型能够通用于其他的数字电路。
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公开(公告)号：CN104638014A
公开(公告)日：2015-05-20
申请号：CN201510070234.8
申请日：2015-02-10
Applicant: 清华大学
Abstract: 本发明涉及一种无结型多掺杂场效应晶体管，属于半导体器件制造领域，该晶体管包括：衬底、源区、沟道区、漏区、栅介质层、栅电极层：所述衬底位于结构最下面，所述源区、沟道区、漏区位于衬底之上；所述源区和漏区分别形成于沟道区两侧；所述源区、沟道区、漏区厚度均匀一致；所述源区和漏区掺杂类型和浓度相同；所述沟道区的掺杂类型与源区和漏区相同；其特征在于；所述沟道区的掺杂浓度与源区和漏区不相同；还包括形成于栅介质层和栅电极层侧面的间隔区。本发明适用于制造极短沟道晶体管，能够有效抑制器件短沟效应，提高器件的驱动能力，降低器件对于工艺浮动的敏感性。本器件形成方法与常规CMOS工艺兼容，制造工艺简单，生产成本低。
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公开(公告)号：CN102945303A
公开(公告)日：2013-02-27
申请号：CN201210451975.7
申请日：2012-11-12
Applicant: 清华大学
IPC: G06F17/50
Abstract: 本发明涉及一种基于径向基网络算法获取集成电路成品率的方法，属于集成电路技术领域，该方法包括：根据集成电路工艺厂商提供的工艺参数，采用径向基网络算法，建立一个替代电路仿真的替代模型，将工艺参数作为替代模型的自变量，电路性能指标作为替代模型的函数值；根据最小范数方法，获取最易使集成电路失效的工艺浮动值；得到的替代模型和最易失效的工艺浮动值，进行统计采样，获取采样点和电路性能指标；根据所述采样点及其电路性能指标，通过统计学方法得到该集成电路的成品率。该方法可降低成品率获取过程中的电路仿真次数，减少分析集成电路成品率所用的时间，缩短集成电路设计周期，加快集成电路生产，降低集成电路的成本，提高经济价值。
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