公开(公告)号：CN115130422B

公开(公告)日：2023-10-17

申请号：CN202210570158.7

申请日：2022-05-24

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/392 ,  G06F30/398

Abstract: 本申请涉及集成电路技术领域，尤其涉及一种标准单元的自动构建方法及装置、终端和存储介质。其中，该自动构建方法，包括：获取金属‑氧化物半导体场效应晶体管MOS序列，并对MOS序列进行布局前检查，得到满足布局前检查条件的MOS序列；基于摆放规则，对满足布局前检查条件的MOS序列进行自动摆放，得到摆放后的MOS序列；确定标准单元高度，并根据标准单元高度对摆放后的MOS序列进行统一高度布局，以得到MOS序列对应的标准单元。采用上述方案的本申请可以降低标准单元的设计周期，开发费用以及风险率。

公开(公告)号：CN116542207A

公开(公告)日：2023-08-04

申请号：CN202310505936.9

申请日：2023-05-06

Applicant: 清华大学

Inventor： 叶佐昌 ,  秦仟 ,  柴晨凯

IPC: G06F30/392

Abstract: 本公开提出了一种电路版图的生成方法、装置、设备及存储介质，涉及集成电路设计技术领域，包括：响应于读取到函数体之前的装饰器标识，获取所述函数体的函数名和函数参数，函数体用于对待构建的电路版图进行描述；运行第一程序，以获取函数体的多个准备信息；对多个准备信息进行处理，以得到与所述函数体对应的目标标识符；基于目标标识符，执行所述函数体，以得到对应的初始电路版图；运行第二程序，以对所述初始电路版图进行处理，以生成目标电路版图。由此，可以通过函数名和函数参数对函数体进行参数化定制，自动的生成电路版图，使得生成的目标电路版图有对应的目标标识符，提高了电路模块的复用性，从而极大的提高了模拟电路的设计效率。

公开(公告)号：CN115221831A

公开(公告)日：2022-10-21

申请号：CN202210899959.8

申请日：2022-07-28

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/392

Abstract: 本申请涉及集成电路技术领域，尤其涉及一种实现电路版图代码化半自动布局的方法及装置。其中，该实现电路版图代码化半自动布局的方法，包括：获取实施例化器件集合，实施例化器件集合中所有实施例化器件与计算机编程语言python中的实施例Instance类一一对应；通过布局应用程序编程接口API，获取针对实施例化器件集合输入的器件参数集合；基于器件参数集合，对实施例化器件集合进行摆放布局，以得到与实施例化器件集合对应的电路版图。采用上述方案的本申请可以提高集成电路的设计效率。

公开(公告)号：CN115130422A

公开(公告)日：2022-09-30

申请号：CN202210570158.7

申请日：2022-05-24

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/392 ,  G06F30/398

Abstract: 本申请涉及集成电路技术领域，尤其涉及一种标准单元的自动构建方法及装置、终端和存储介质。其中，该自动构建方法，包括：获取金属‑氧化物半导体场效应晶体管MOS序列，并对MOS序列进行布局前检查，得到满足布局前检查条件的MOS序列；基于摆放规则，对满足布局前检查条件的MOS序列进行自动摆放，得到摆放后的MOS序列；确定标准单元高度，并根据标准单元高度对摆放后的MOS序列进行统一高度布局，以得到MOS序列对应的标准单元。采用上述方案的本申请可以降低标准单元的设计周期，开发费用以及风险率。

公开(公告)号：CN114186527A

公开(公告)日：2022-03-15

申请号：CN202111536776.1

申请日：2021-12-15

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/394 ,  G06F30/398 ,  G06F115/06

Abstract: 本申请涉及集成电路技术领域，尤其涉及一种不依赖于网格点实现集成电路自动布线的方法及装置。其中，一种不依赖于网格点实现集成电路自动布线的方法，包括：基于引脚数据集，获取任意两个相邻引脚间的布线优先级；从布线优先级最高的两个引脚开始布线，并保证任意两个相邻引脚间的布线均通过isvalid检查，直至所有引脚均完成布线。采用上述方案的本申请可以减少布线算法的运行时间，提高布线的质量，缩短集成电路设计周期，减少集成电路设计成本。

公开(公告)号：CN116595935A

公开(公告)日：2023-08-15

申请号：CN202310504701.8

申请日：2023-05-06

Applicant: 清华大学

Inventor： 叶佐昌 ,  秦仟

IPC: G06F30/392

Abstract: 本公开提出一种工艺设计包构建及跨工艺电路设计方法、装置及电子设备，方法包括：将与目标工艺相关的配置文件的文件路径写入总配置yaml文件，并读取总配置yaml文件以获取目标配置文件，并利用预设规则对目标配置文件进行规范化处理，其中，目标配置文件包括版图层级文件和标准单元库文件，以及基于处理结果构建目标工艺的工艺设计包，而在电路设计过程中，只需要将工艺抽象为统一规范的设计包，针对不同工艺只需调用对应的工艺设计包，而复用设计好的电路的结构信息，从而切换工艺时不需要重新设计整个电路，实现工艺泛化的目的，大大提高电路设计的复用性和设计效率，有效地解决了电路设计中重复设计同一种电路的问题。

公开(公告)号：CN115221835B

公开(公告)日：2023-07-07

申请号：CN202210894286.7

申请日：2022-07-27

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/398 ,  G06F30/392 ,  G06F16/901 ,  G06F16/909

Abstract: 本发明公开了一种芯片设计的物理验证方法及装置，该方法包括：根据芯片版图设计的模拟电路，确定模拟电路的物理验证模块；其中，物理验证模块，包括矩形数据模块和规则约束模块，对矩形数据模块需要查询矩形的进行空间索引，判断是否满足规则约束模块的电路布局验证和设计规则检查的约束条件；若是，对矩形数据模块中矩形进行对应层级的空间数据索引得到满足第一预设条件的第一矩形和第二预设条件的第二矩形；对第一矩形进行电路布局验证以及对第二矩形进行设计规则检查验证，根据矩形验证结果进行芯片设计的物理验证。本发明可以可以应对布局当中产生的复杂的图形变换情况，可以有效的运行在模拟电路自动化工具中，实现芯片设计的物理验证。

公开(公告)号：CN114186526A

公开(公告)日：2022-03-15

申请号：CN202111512370.X

申请日：2021-12-08

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/394 ,  G06F30/398 ,  G06F115/06

Abstract: 本申请涉及集成电路技术领域，尤其涉及一种基于R树MBR算法的集成电路自动打孔方法及装置。其中，一种基于R树MBR算法的集成电路自动打孔方法，包括：对每一个生成的金属矩形进行空间索引，确定生成的金属矩形与相邻层的金属矩形的重叠区域；保证所有重叠区域通过DRC规则检查；根据通过DRC规则检查的重叠区域，对集成电路进行自动打孔。采用上述方案的本申请通过空间索引，能够自动检索满足条件的重合区域，再根据DRC规则，对重合区域进行自动打孔，从而提高电路设计效率,缩短电路产品的上市时间。

公开(公告)号：CN114154454B

公开(公告)日：2025-04-08

申请号：CN202111497217.4

申请日：2021-12-09

Applicant: 清华大学

Inventor： 叶佐昌 ,  王燕 ,  秦仟

IPC: G06F30/392 ,  G06F30/398 ,  G06F115/06

Abstract: 本申请提出的基于欧拉路径算法的自动布局方法、装置及存储介质中，可以根据待摆放的MOS管的特征参数对其进行分类，得到多个MOS管分组，然后分别对每组MOS管中的MOS管的栅极序列，以MOS管的漏极和源级作为图论的节点，判断图论的节点是否构成欧拉路径，如果图论的节点未构成欧拉路径，则在图论中将度为奇数的节点增加预设元器件，以将未构成欧拉路径的节点转换为构成欧拉路径的节点，再根据构成的欧拉路径的中的排列顺序将MOS管进行摆放，形成摆放后的多个MOS管分组序列。本申请提出的方法，实现了MOS管的自动布局，从而减少了人工考虑集成电路设计MOS管布局需要的时间，同时保证了MOS管有源区正确的被共用，减少了版图占用面积，缩短了集成电路设计周期。

公开(公告)号：CN117610476A

公开(公告)日：2024-02-27

申请号：CN202311648865.4

申请日：2023-12-04

Applicant: 清华大学 ,  北方集成电路技术创新中心(北京)有限公司

Inventor： 叶佐昌 ,  柴晨凯 ,  秦仟

IPC: G06F30/373 ,  G06F30/394 ,  G06F30/398 ,  G06F111/04

Abstract: 本申请提供一种模拟电路的逃逸布线方法、装置及电子设备，涉及集成电路技术领域。该方法包括：确定电路中的待进行逃逸布线的布线引脚和对应的电学节点；在电路版图中生成多个边缘矩形，并为边缘矩形分配优先级、层级和电学节点；基于电路和布线引脚，构建电路版图的物理验证集合，之后基于物理验证集合，对布线引脚进行验证；根据布线引脚和对应的电学节点，生成布线序列；基于布线序列和预设的布线规则，对电路中的布线引脚进行逃逸布线。由此，可以显著提升布线效率，使布线过程更加高效。在布线过程中考虑了物理验证约束，保证布线结果符合设计规范和约束条件，避免了后续的物理验证问题，确保了电路布线的合规性。