公开(公告)号：CN110727465A

公开(公告)日：2020-01-24

申请号：CN201910859911.2

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 陈庆强 ,  张清波 ,  王谛 ,  李峰 ,  吕晖 ,  赵冠一 ,  严忻恺

IPC: G06F9/38

Abstract: 本发明提供一种基于配置查找表的协议可重构一致性实现方法，涉及微处理器设计技术领域，该方法包括以下步骤：S1：在一致性处理逻辑中增加配套的一致性状态查找表；S2：判断是否修改一致性协议，若是则将参数写入查找表，并执行S3；反之直接执行S3；S3：在一致性流水线处理中读取当前地址请求的命中状态信息；S4：当前请求的请求类型和命中状态信息查询查找表；S5：根据查询结果进行一致性操作，并返回S2。本发明一种基于配置查找表的协议可重构一致性实现方法支持对一致性协议的修正或扩展，甚至不同的一致性协议，以适应不同需求，保证在不更改硬件设计，就可以实现协议的修正或扩展，甚至可以修改成更适用于当前课题需求的其他一致性协议。

公开(公告)号：CN110727401A

公开(公告)日：2020-01-24

申请号：CN201910846714.7

申请日：2019-09-09

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  石嵩 ,  吕晖 ,  宁永波 ,  严忻恺 ,  吴铁彬 ,  刘骁

IPC: G06F3/06

Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。

公开(公告)号：CN103377154A

公开(公告)日：2013-10-30

申请号：CN201210125461.2

申请日：2012-04-25

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  吕晖 ,  虞美兰 ,  姚玉良 ,  丁亚军 ,  宋新亮 ,  刘伟

IPC: G06F13/16 ,  G06F9/38 ,  G06F1/16

Abstract: 一种存储器的访存控制装置及方法、处理器及北桥芯片。所述存储器的访存控制装置，包括：请求解析单元，用于将访存请求解析成操作命令序列，所述操作命令序列包括若干操作命令；仲裁单元，用于按仲裁条件对所述操作命令序列中的操作命令进行仲裁，以将操作命令发送至所述存储器。相对于现有技术，本发明技术方案通过请求解析单元并行地发送操作命令序列，并利用第一时序约束、第二时序约束和第三时序约束控制发送同一操作命令序列中的当前操作命令和与所述当前操作命令相邻的前一操作命令之间的时间间隔，不仅可以并行访问多个存储体，而且能够并行访问多个存储体组，实现了多维并行访存，显著缩短访存请求的平均处理时间，提高系统整体访存性能。

公开(公告)号：CN102446158A

公开(公告)日：2012-05-09

申请号：CN201010508842.X

申请日：2010-10-12

Applicant: 无锡江南计算技术研究所

Inventor： 谢向辉 ,  李宏亮 ,  郑方 ,  过锋 ,  吕晖 ,  胡苏太

IPC: G06F15/167 ,  G06F9/50

Abstract: 一种多核处理器及多核处理器组，包括至少一个主核、至少一个从核阵列、第一互连结构和从核互连结构，所述从核阵列包括多个从核，所述从核与主核异构，其中，所述第一互连结构和从核互连结构用于所述主核与所述从核阵列间的通信，所述从核互连结构还用于所述从核阵列中任意两从核间的通信，作为一个优选的技术方案，所述主核为通用处理器核，所述从核为微结构和指令集经过精简优化的处理器核，且所述多核处理器集成在同一芯片上。本发明改善了处理器核之间的通信效率，提高了整个多核处理器的计算密度，实现了通用控制功能和高计算密度的均衡。

公开(公告)号：CN102446157A

公开(公告)日：2012-05-09

申请号：CN201010508839.8

申请日：2010-10-12

Applicant: 无锡江南计算技术研究所

Inventor： 谢向辉 ,  李宏亮 ,  过锋 ,  郑方 ,  吕晖 ,  钱磊

IPC: G06F15/167 ,  G06F12/08

Abstract: 一种基于阵列结构的处理器核心的通信方法及通信装置。所述基于阵列结构的处理器核心的通信方法包括：发送端处理器核心获取数据发送指令并进行解析；基于所述数据发送指令的解析结果，所述发送端处理器核心从其通用寄存器文件中获取数据，并将所述数据存储到其发送缓冲单元中；发送端处理器核心将其发送缓冲单元中的数据发送至所述数据发送指令指示的目标处理器核心的接收缓冲单元；目标处理器核心获取数据接收指令并进行解析；基于所述数据接收指令的解析结果，所述目标处理器核心从其接收缓冲单元中获取数据，并将数据存储到其通用寄存器文件中。