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公开(公告)号：CN103581031A
公开(公告)日：2014-02-12
申请号：CN201310479536.1
申请日：2013-10-15
Applicant: 复旦大学
IPC: H04L12/771
Abstract: 本发明属于异构多核片上网络建模技术领域，具体为一种用于异构多核片上网络建模的可配置片上路由器模型。该模型包含本地、东、北、西、南、上、下7个端口，每个端口包含若干TLM2.0标准的通信接口。接口分为发起者接口和目标接口，目标接口带有FIFO；其以包为单位传递数据，通过交叉互联结构部件实现接口间的连接与包转发,采用单线程实现包转发计算函数。本发明中的片上路由器模型，经初始配置后，可方便的构建不同拓扑结构、不同FIFO深度、不同路由算法的NoC模型，可显著提高NoC建模的效率。
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公开(公告)号：CN101876892B
公开(公告)日：2013-07-31
申请号：CN201010179340.7
申请日：2010-05-20
Applicant: 复旦大学
Abstract: 本发明属于高性能并行计算处理器技术领域，具体为一种面向通信和多媒体应用的单指令多数据处理器电路结构。包括SIMD整数运算单元、流水线控制单元、处理器异常控制单元、SIMD乘除法运算单元和适用于SIMD运算的扩展寄存器文件单元。其中，SIMD整数运算单元，在常规整数运算单元基础上增加SIMD相关数据通路，实现单条指令同时对多个数据进行运算；寄存器文件地址空间由32个扩展到64个，添加相应的映射表配置映射关系，构成适用于SIMD运算的扩展寄存器文件单元。本发明根据现有的开源精简指令集处理器架构，从SIMD角度挖掘指令内部的并行性，提出了一套面向众核片上网络的处理器架构。经过验证，运算效率显著提升。
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公开(公告)号：CN103152275A
公开(公告)日：2013-06-12
申请号：CN201310083265.8
申请日：2013-03-15
Applicant: 复旦大学
IPC: H04L12/771 , H04L12/937
Abstract: 本发明属于集成电路的片上网络技术领域，具体为一种可配置为电路交换或包交换两种交换机制的路由器。通常的路由器由输入缓冲队列、路由计算模块、仲裁器和交换开关组成，具有东、南、西、北和本地5组端口。本发明在通常路由器的数据输入端口增加一个二选一的数据选择器（MUX），外部输入的数据分两个支路，一路与MUX的一个端口连接，另一路通过输入缓冲队列后与MUX的另一端口相连。本发明可在不明显增加电路总面积的前提下根据数据包长灵活地选择不同的交换机制，从而充分发挥两种交换机制在各自特定包长下的通信效率和能量效率的优势。
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公开(公告)号：CN105302838B
公开(公告)日：2019-01-15
申请号：CN201410373639.4
申请日：2014-07-31
Abstract: 本发明实施例提供了一种分类方法、查找方法和设备。该分类方法用于包括X个节点和一个主节点的分布式系统中，该分类方法包括：第一节点将主节点分配的待分类数据进行哈希编码得到哈希码，第一节点为该X个节点之一；第一节点将多个哈希码根据高m位存储到第一节点的s个第一存储桶中，使得s个第一存储桶中的每个第一存储桶中的哈希码的具有相同的高m位，并且s个第一存储桶中的不同第一存储桶中的哈希码具有不同的高m位；第一节点与X个节点中的第二节点交换各自的s个第一存储桶中的哈希码，使得具有相同高m位的哈希码唯一对应所述X个节点中的一个节点。本发明实施例的技术方案使得在查找时能够提高查找速度。
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公开(公告)号：CN103425498B
公开(公告)日：2018-07-24
申请号：CN201310363840.X
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种微处理器的指令存储器及其优化功耗的方法。本发明将指令存储器的位宽扩充为4条指令，并且，相应地对存储器的指令选择逻辑、选择信号、时钟信号进行修改，实现指令存储器的位宽扩展。另外，本发明还针对程序中可能出现的分支导致这种技术性能降低进行了功耗优化处理，保证本发明在有分支的情况下仍然能不差于原始的设计。与现有的架构相比，本发明提供的长指令字指令存储器及优化功耗的方法，能够在几乎不增加硬件开销、并且不影响处理器工作最高频率的情况下，有效地降低大部分嵌入式应用的访存功耗，从而降低整个处理器的功耗。
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Patent Agency Ranking
公开(公告)号：CN103440225B
公开(公告)日：2018-04-03
申请号：CN201310365649.9
申请日：2013-08-21
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体涉及一种可重构单指令多进程的多核处理器及方法。本发明的可重构单指令多进程多核处理器，基于现有的一个簇状结构、共享内存多核处理器模型，每个簇中包含四个单核和一个共享内存；在此基础上增加如下功能部件：为每个单核增加相应的控制寄存器，增加主核流水线停顿判断逻辑，增加从核指令的选择逻辑，增加片上网络的发包配置逻辑等。单指令多进程方法针对这样的情形，当有若干个核执行相同代码时，将它们组成主从模式，主核执行取指令操作，而从核从主核获取指令，关闭自己的指令存储器，从而减少不必要的指令存储器访问，减小功耗。本发明可以明显降低多核处理器的功耗。
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公开(公告)号：CN104022950B
公开(公告)日：2017-06-06
申请号：CN201410253106.2
申请日：2014-06-10
Applicant: 复旦大学
IPC: H04L12/701 , H04L12/721 , G06F15/173
Abstract: 本发明属于可靠性片上网络设计领域，具体为应用于片上网络的一种可共享和自配置缓存的路由器结构。本发明包括缓存单元、路由计算单元、数据交换开关、仲裁器、邻近通道状态监视器和本地通道状态监视器。本发明在常规的路由器结构中加入了邻近和本地通道状态监视器，可以有效的监控局部片上网络中路由器通道的状态，使得路由计算单元可以根据实时的通道状态信息计算出更加合理的路由路径，从而降低片上网络局部的拥堵概率，提高片上网络的吞吐率，降低其数据到达目的节点的延迟。东南西北四个端口的缓存单元都包含了由三个先入先出队列构成的缓存，形成两个虚拟的数据通道，可自配置地实现缓存的共享，有效地增加数据路由的自适应性。
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公开(公告)号：CN103500583B
公开(公告)日：2016-05-25
申请号：CN201310410505.0
申请日：2013-09-11
Applicant: 复旦大学
IPC: G11C7/18
Abstract: 本发明属于集成电路存储单元技术领域，具体为一种适用于低电压寄存器堆的写加强的抗读位线漏电存储单元。该存储单元包括：插入两个写打断晶体管的交叉耦合的两个反相器，两个写晶体管，由四个晶体管组成的新型的抗位线漏电的读端口。当进行写操作时，关断插入的两个写打断晶体管，两个反相器之间的反馈打断，使得写操作更加容易，从而增强了低电压下的写能力；当进行读操作时，开启插入的两个NMOS晶体管，保持两个反相器之间的反馈，只要读字线RWL为低电平，则读位线到地之间始终有两个关断的NMOS晶体管，这大大减小了读位线上的漏电，增强了低电压下读操作的稳定性。
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公开(公告)号：CN105302838A
公开(公告)日：2016-02-03
申请号：CN201410373639.4
申请日：2014-07-31
IPC: G06F17/30
Abstract: 本发明实施例提供了一种分类方法、查找方法和设备。该分类方法用于包括X个节点和一个主节点的分布式系统中，该分类方法包括：第一节点将主节点分配的待分类数据进行哈希编码得到哈希码，第一节点为该X个节点之一；第一节点将多个哈希码根据高m位存储到第一节点的s个第一存储桶中，使得s个第一存储桶中的每个第一存储桶中的哈希码的具有相同的高m位，并且s个第一存储桶中的不同第一存储桶中的哈希码具有不同的高m位；第一节点与X个节点中的第二节点交换各自的s个第一存储桶中的哈希码，使得具有相同高m位的哈希码唯一对应所述X个节点中的一个节点。本发明实施例的技术方案使得在查找时能够提高查找速度。
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公开(公告)号：CN103248341B
公开(公告)日：2016-01-20
申请号：CN201310162169.2
申请日：2013-05-06
Applicant: 复旦大学
Abstract: 本发明属于超大规模集成电路的片上时钟技术领域，具体为一种适用于VLSI片上时钟系统的偏斜检测和去偏斜调节电路。本发明由早相位检测模块、偏移量检测模块、转码电路、可配置延时电路和两个二选一的数据选择器组成；早相位检测模块用来检测两路时钟相位的先后性，输出信号送给两个数据选择器，两路时钟经过偏移量检测模块检测出实际偏移量，再经转码电路转码后控制可配置延时电路，将相位更早的时钟往后推迟偏移量个相位，以确保输出为边沿对齐、偏移去除的两相时钟。本发明实现了基于标准单元库的半定制设计电路，具有逻辑简单、精度可控、灵活性好等优点，与现行通用的基于硬件描述语言（HDL）输入的数字集成电路设计流程兼容。
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