双镶嵌结构的结构和形成方法

    公开(公告)号:CN105374772B

    公开(公告)日:2018-04-20

    申请号:CN201410800485.2

    申请日:2014-12-19

    Inventor: 彭泰彥 谢志宏

    Abstract: 本发明提供了双镶嵌结构的结构和形成方法。提供了半导体器件结构的结构和形成方法。该半导体器件结构包括半导体衬底和位于半导体衬底上方的导电部件。该半导体器件结构还包括位于导电部件和半导体衬底上方的介电层和位于介电层中的通孔。通孔具有椭圆形的截面。该半导体器件结构还包括位于介电层中的沟槽,通孔从沟槽的底部开始延伸。沟槽的沟槽宽度宽于通孔的孔宽度。此外,该半导体器件结构包括一种或多种导电材料,其填充通孔和沟槽并且电连接至导电部件。

    半导体元件及其制造方法
    22.
    发明公开

    公开(公告)号:CN107039455A

    公开(公告)日:2017-08-11

    申请号:CN201710061607.4

    申请日:2017-01-26

    Inventor: 谢志宏 廖忠志

    Abstract: 本发明实施例提供一种制造半导体元件的方法,形成第一鳍状场效晶体管包括第一鳍结构,第一栅极电极结构位于第一鳍结构上,及第一源极/漏极区域。形成第二鳍状场效晶体管包括第二鳍结构,第二栅极电极结构位于第二鳍结构上,及第二源极/漏极区域。第一磊晶层形成于第一鳍结构之上的第一源极/漏极区域之中,第二磊晶层形成于第二鳍结构之上的第二源极/漏极区域之中。第一鳍结构的宽度小于第二鳍结构的宽度。

    静态随机存取存储器及其制造方法

    公开(公告)号:CN107017165A

    公开(公告)日:2017-08-04

    申请号:CN201611202448.7

    申请日:2016-12-23

    Inventor: 黄诗涵 谢志宏

    Abstract: 在制造SRAM的方法中,第一伪图案形成在衬底上方,第一至第三掩模层形成在衬底上。中间伪图案形成在第一伪图案的侧壁上。去除第一伪图案,从而留下中间伪图案。通过使用中间伪图案来图案化第三掩模层,由此图案化第二掩模层,从而形成第二伪图案。侧壁间隔件层形成在第二伪图案的侧壁上。去除第二伪图案,从而留下侧壁间隔件层以作为衬底上方的硬掩模图案,由此图案化第一掩模层。通过使用图案化的第一掩模层来图案化衬底。多个SRAM单元的每一个都被单元边界限定,在该单元边界内,仅包括两个第一伪图案。本发明的实施例还提供了一种静态随机存取存储器及其制造方法。

    图案化的线端空间
    24.
    发明授权

    公开(公告)号:CN103915373B

    公开(公告)日:2016-12-28

    申请号:CN201310084128.6

    申请日:2013-03-15

    Inventor: 李佳颖 谢志宏

    Abstract: 本发明提供了一种或多个种形成线端空间结构的系统。在一些实施例中,在第一HM区域之上形成第一图案化的第二硬掩模(HM)区域。在一些实施例中,在第一图案化的第二HM区域或第一HM区域中的至少一个之上形成第一牺牲HM区域和第二牺牲HM区域。在第二牺牲HM区域之上图案化光刻胶(PR),而且在PR和第二牺牲HM区域之上沉积隔离件区域。在一些实施例中,隔离件区域、PR或哥哥牺牲HM中的至少一个的至少一些被去除。相应地,第一图案化的第二硬掩模(HM)区域被图案化,由此形成了与端到端空间相关的线端空间结构。本发明还提供了一种图案化的线端空间。

    在制程中测量低介电常数的薄膜性质

    公开(公告)号:CN1848396A

    公开(公告)日:2006-10-18

    申请号:CN200610066511.9

    申请日:2006-03-28

    CPC classification number: G01N21/211

    Abstract: 一种决定制造基板上低介电常数薄膜的介电系数的方法与系统。此方法包含用椭圆仪测量介电常数的电子组成,用红外光谱仪测量介电常数的离子组成,用微波光谱仪测量整体介电常数,推导出介电常数的偶极组成。此测量方法为非接触式。该系统包含:一椭圆仪用来测量该低介电常数薄膜的该介电常数的一电子组成和产生一测量电子组成;一红外光谱仪用来测量该低介电常数薄膜的该介电常数的一离子组成和产生一测量离子组成;一微波光谱仪用来测量该低介电常数薄膜的一整体介电常数和产生一测量的整体介电常数;一装置利用该测量的电子组成、该测量的离子组成和该测量的整体介电常数用来推导该介电常数的一偶极组成。

    半导体器件及其制造方法
    28.
    发明公开

    公开(公告)号:CN116525440A

    公开(公告)日:2023-08-01

    申请号:CN202310204304.9

    申请日:2023-03-06

    Abstract: 本发明的实施例提供了存储器和逻辑器件协同优化的方法和结构。本发明的实施例提供了一种器件,包括具有第一区域和第二区域的衬底。该器件可以包括设置在第一区域中的第一栅极结构和设置在第二区域中的第二栅极结构。该器件还可以包括与第一栅极结构相邻设置的第一源极/漏极部件和与第二栅极结构相邻设置的第二源极/漏极部件。第一源极/漏极部件的第一顶面和第二源极/漏极部件的第二顶面基本上是齐平的。第一源极/漏极部件的第一底面与第一顶面相距第一距离,并且第二源极/漏极部件的第二底面与第二顶面相距第二距离。在某些情况下,第二距离大于第一距离。本发明的实施例还提供了一种制造半导体器件的方法。

    具有气隙的中段制程互连结构及其制造方法

    公开(公告)号:CN113948495A

    公开(公告)日:2022-01-18

    申请号:CN202110387424.8

    申请日:2021-04-09

    Inventor: 苏怡年 谢志宏

    Abstract: 本公开涉及具有气隙的中段制程互连结构及其制造方法。本文公开了实现减小的电容和/或电阻的中段制程(MOL)互连以及用于形成该MOL互连的相应技术。示例性MOL互连结构包括布置在第一绝缘体层中的器件级接触件和布置在第一绝缘体层之上的第二绝缘体层中的钌结构。器件级接触件与集成电路特征物理接触,并且钌结构与器件级接触件物理接触。气隙将钌结构的侧壁与第二绝缘体层隔开。钌结构的顶表面低于第二绝缘体层的顶表面。布置在第三绝缘体层中的通孔延伸得低于第二绝缘体层的顶表面以与钌结构物理接触。虚设接触间隔件层的剩余部分可以将第一绝缘体层和第二绝缘体层隔开。

    等离子体处理方法
    30.
    发明公开

    公开(公告)号:CN110211857A

    公开(公告)日:2019-09-06

    申请号:CN201910085900.3

    申请日:2019-01-29

    Abstract: 在此所述的实施例涉及等离子体处理方法。工具包含基座。基座被配置以支撑半导体基板。工具包含偏压源。偏压源电性耦接至基座。偏压源可操作以利用直流(DC)电压偏置基座。工具包含等离子体产生器。等离子体产生器可操作以从基座远端产生等离子体。一种半导体工艺方法包含在工具中的基板上进行等离子体处理。等离子体处理包含将气体流入工具。等离子体处理包含将工具中支撑基板的基座偏置。等离子体处理包含在工具中使用气体点燃等离子体。

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