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公开(公告)号：CN120021375A
公开(公告)日：2025-05-20
申请号：CN202311554587.6
申请日：2023-11-20
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种存储阵列及其制备方法、存储器、电子设备，涉及半导体存储技术领域，用于提高存储器的存储密度，简化存储器的制备工艺。该存储阵列衬底和多个存储层，多个存储层沿垂直于衬底的第一方向堆叠设置；存储层包括多个存储单元，存储单元包括可控晶闸管，可控晶闸管包括有源图案、栅极、第一极和第二极。其中，沿第一方向，栅极位于有源图案的至少一侧，且与有源图案相绝缘；第一极沿第一方向延伸；有源图案围设在第一极的周侧，且与第一极电连接；第二极与有源图案同层设置，且与有源图案相连；有源图案位于第一极与第二极之间。该存储阵列应用至存储器中，以提高存储器的性能。
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公开(公告)号：CN119451091A
公开(公告)日：2025-02-14
申请号：CN202310970253.0
申请日：2023-08-02
Applicant: 华为技术有限公司
IPC: H10B12/00 , G11C11/408 , G11C11/4094
Abstract: 本申请实施例提供一种存储阵列、存储器及电子设备。其中，一种存储阵列包括：衬底、设置在衬底之上的多条字线、多条位线、多条背栅线和阵列分布的多个存储单元；每个存储单元与一条字线、一条位线以及一条背栅线相接触；每个存储单元包括一个双栅晶体管和一个电容，双栅晶体管包括第一栅极、第二栅极、第一极、第二极和沟道，形成沟道的材料为氧化物半导体OS，双栅晶体管为平面型晶体管；其中，每个存储单元中的第一栅极连接对应的字线、第二栅极连接对应的背栅线、第一极连接对应的位线、第二极连接电容的一个电极，电容的另一个电极接地或连接直流偏置。实施本申请实施例可减小制备后的OS晶体管的阈值电压Vt的偏差，提高存储性能。
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公开(公告)号：CN119073012A
公开(公告)日：2024-12-03
申请号：CN202280094886.3
申请日：2022-08-10
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种三维存储阵列、存储器、存储阵列的形成方法，以及电子设备。涉及半导体存储器技术领域。主要用于提升存储单元的集成密度。该存储器包括衬底、多个存储层，每一个存储层包括第一电极线和第二电极线，以及多个存储单元，每一个存储单元包括电连接的第一晶体管和第二晶体管，每一个存储层包括沿与衬底相垂直方向堆叠的第一金属层和第一介质层；第一电极线、第二电极线，以及第一晶体管和第二晶体管的每一个晶体管的第一极、第二极、沟道层的至少部分位于第一金属层中。通过将这些结构集成在同一金属层中，可以同时制造多层存储单元，以简化制备工艺。
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公开(公告)号：CN118825052A
公开(公告)日：2024-10-22
申请号：CN202310424651.2
申请日：2023-04-18
Applicant: 华为技术有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/24 , H01L29/417 , H01L29/423 , H01L29/786 , H10B12/00 , G11C11/40
Abstract: 本申请实施例公开一种薄膜晶体管、存储器及电子设备，涉及半导体技术领域。该薄膜晶体管包括第一极、栅极、栅介质层、沟道层和第二极。栅极包括栅基底及栅极柱。栅基底位于第一极上，栅极柱位于栅基底和第一极之间。栅介质层位于第一极和栅极柱之间。沟道层至少部分位于第一极和栅基底之间。第二极位于第一极和栅基底之间，且位于沟道层远离栅极柱的一侧。第二极和第一极均与沟道层相接触。沟道层具有第一表面和第二表面，第一表面与第一极、第二极相接触，第二表面与栅介质层相接触。沿第一表面指向第二表面的方向，沟道层的导电率逐渐降低。通过设置沟道层的导电率，可以减小接触电阻，增大薄膜晶体管的开态电流，提高存储器的读写速度。
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公开(公告)号：CN118737251A
公开(公告)日：2024-10-01
申请号：CN202310379023.7
申请日：2023-03-31
Applicant: 华为技术有限公司
IPC: G11C29/50
Abstract: 本申请实施例提供了一种存储器和存储器的控制方法、存储系统、电子设备，涉及存储技术领域。该存储器包括：第一存储单元阵列、第二存储单元阵列、与该第一存储单元阵列和该第二存储单元阵列中的每行存储单元耦合的第一位线、多个灵敏放大器和选通电路。每个灵敏放大器的第一输入端与该第一存储单元阵列中的一行存储单元对应的第一位线耦合、第二输入端与第二存储单元阵列中的一行存储单元对应的第一位线耦合、第三输入端用于接收参考电压，该多个灵敏放大器还与选通电路耦合。该选通电路，用于使能该灵敏放大器的第二输入端或第三输入端中的一个。如此，可以检测存储单元是否漏电，解决了难以检测存储单元是否漏电的问题。
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Patent Agency Ranking
公开(公告)号：CN117835693A
公开(公告)日：2024-04-05
申请号：CN202211182921.5
申请日：2022-09-27
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供了一种存储阵列、存储器及电子设备，涉及存储器技术领域，能够降低制备存储器的工艺复杂度和成本。存储阵列包括形成在衬底上的多个存储层，多个存储层沿着与衬底相垂直的方向堆叠；每一个存储层包括至少一个存储单元，存储单元包括环形结构的第一晶体管和第二晶体管，第一晶体管、第二晶体管沿与衬底垂直的方向设置，其中，每一个晶体管的第一极与第二极均沿垂直衬底的方向分布，第一晶体管、第二晶体管的沟道层为环形结构，且与衬底垂直。
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公开(公告)号：CN117750777A
公开(公告)日：2024-03-22
申请号：CN202211146237.1
申请日：2022-09-20
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种三维存储阵列、存储器、存储阵列的形成方法。涉及半导体存储器技术领域。用于提升存储单元的集成密度，简化制备方法。该存储器包括衬底、多个存储层，每一个存储层包括沿与衬底相垂直方向堆叠的第一金属层、第二金属层、第三金属层；第一金属层和第二金属层之间、第二金属层和第三金属层之间均被介质层电隔离开；每一个存储层中的一个存储单元包括晶体管和第一电容器和第二电容器，即就是存储单元中的晶体管、第一电容器和第二电容器被集成在堆叠的第一金属层、第二金属层、第三介质层和介质层中。该存储阵列在实现三维集成的基础上，还可以减小每一个存储单元的面积，以提升集成密度，另外，还不会给工艺提出较大的挑战。
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公开(公告)号：CN117136637A
公开(公告)日：2023-11-28
申请号：CN202180095756.7
申请日：2021-06-29
Applicant: 华为技术有限公司
IPC: H10B12/00
Abstract: 本申请实施例提供一种存储器及其形成方法、包含有该存储器的电子设备。主要用于提升存储器的存储密度。该存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括晶体管和与晶体管电连接的电容器，其中，晶体管包括栅极、半导体层、第一极和第二极，以及栅介质层；第一极和第二极沿第一方向排布，栅极位于第一极和第二极之间，栅极的沿第二方向相对两侧中的其中一侧具有半导体层，且半导体层分别与第一极和第二极电连接，栅极和半导体层之间被栅介质层隔离开，第二方向为与衬底相平行的方向。这样的话，通过在栅极的沿第二方向相对两侧中的其中一侧具有半导体层，可以减少每个存储单元在衬底上所占据的面积，进而提升存储密度。
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公开(公告)号：CN116745847A
公开(公告)日：2023-09-12
申请号：CN202180086911.9
申请日：2021-05-21
Applicant: 华为技术有限公司
IPC: G11C11/22
Abstract: 本申请实施例提供一种铁电存储器及其控制方法、包含有该铁电存储器的电子设备。主要用于提升铁电存储器的存储密度。该铁电存储器包括：衬底和形成在衬底上的多个存储单元，每个存储单元包括第一晶体管、第二晶体管和浮栅，以及第一铁电电容；其中，浮栅沿与衬底相垂直的方向延伸，还有，第一晶体管和第二晶体管沿浮栅的延伸方向排布，并位于浮栅的相对的两端，且第一晶体管和第二晶体管均与浮栅电连接，也就是说，第一晶体管通过浮栅与第二晶体管电连接；第一铁电电容设置在浮栅的外围，并与浮栅电连接。这样的话，通过将浮栅与衬底相垂直设置，可以减少每个存储单元在衬底上所占据的面积，进而提升存储密度。
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公开(公告)号：CN116547755A
公开(公告)日：2023-08-04
申请号：CN202180076669.7
申请日：2021-02-07
Applicant: 华为技术有限公司
IPC: G11C11/00
Abstract: 本申请涉及一种存储电路及存储器，所述存储电路包括写晶体管以及读晶体管，所述写晶体管用于接收第一输入信号，并根据所述第一输入信号更新所述存储电路的存储状态；所述读晶体管包括背栅，用于接收第二输入信号，所述读晶体管用于根据所述第二输入信号以及所述存储状态进行逻辑运算，并输出表示逻辑运算结果的第一输出信号。根据本申请实施例的存储电路，在满足具有存储功能的同时，还具备逻辑运算功能，使得存储电路应用到存储器中时，存储器不需要增加单独的运算电路即可实现存内运算，可以提高存储器的芯片利用率。
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