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公开(公告)号：CN113346978A
公开(公告)日：2021-09-03
申请号：CN202110563176.8
申请日：2021-05-24
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种异步串行LVDS高速稳定传输系统及方法，涉及数据传输技术领域。本发明在发送端对数据流用多项式进行加扰操作，使数据更具有随机性，对数据流用8b/10b编码，保证传输过程中0和1的平衡，通过控制字动态调整接收数据延迟和相位，能够保证接收数据的时序正确性，从而能够保证接收端采样数据的稳定性，利用本发明的异步串行LVDS高速稳定传输系统实现的LVDS接口链路速度最高达1.25G/s。
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公开(公告)号：CN110825674A
公开(公告)日：2020-02-21
申请号：CN201911041998.9
申请日：2019-10-30
Applicant: 北京计算机技术及应用研究所
IPC: G06F13/32
Abstract: 本发明涉及一种基于FPGA的PCIE DMA交互系统及交互方法，属于DMA技术领域。本发明采用一种新的方案，对现有CPU轮询寄存器(R2)的方式作了改进，实现了FPGA板卡与CPU之间的PCIE多通道DMA交互，有效降低了对CPU资源和PCIE带宽的占用，提高了PCIE传输效率。
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公开(公告)号：CN104077200B
公开(公告)日：2017-07-14
申请号：CN201410301194.9
申请日：2014-06-27
Applicant: 北京计算机技术及应用研究所 , 北京航天爱威电子技术有限公司
IPC: G06F11/22
Abstract: 本发明公开了一种脱离于主机的CPCI模块独立测试装置，该装置通过PCIE总线线缆与调试主机连接，调试主机发出测试信号，测试信号包括差分时钟、辅助信号和差分信号，调试主机中设置有主板和PCIE总线内外转换模块，测试信号经过该PCIE总线内外转换模块转换为适宜该PCIE总线线缆传输的信号，经由PCIE总线线缆发送至该装置；该装置包括：CPCI总线底板；被测CPCI模块，与该CPCI总线底板连接；总线协议转换模块，分别与该PCIE总线线缆以及该CPCI总线底板连接，总线协议转换模块用于实现PCIE总线到PCI总线的协议转换。本发明提高了CPCI模块独立测试装置对环境的适应度、可扩展性、降低了成本，使试验环境的搭建更简单。
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公开(公告)号：CN119322761A
公开(公告)日：2025-01-17
申请号：CN202411319297.8
申请日：2024-09-22
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于FPGA的PCIe和SRIO接口通道数据转换系统及方法，属于数据转换技术领域。本发明兼容多种数据传输格式，使其不依赖于传输数据中的报文格式；并通过对传输头中的保留字段添加自定义的首包、中间包、尾包标志，实现对多种数据传输格式的支持，省略解析原本报文中的报文信息，减少了数据传输中的时间损耗，传输速率可达最大链路可支持速率的80％；且SRIO通道灵活，可支持多个单路SRIO接口通道。
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公开(公告)号：CN118426956A
公开(公告)日：2024-08-02
申请号：CN202410525330.6
申请日：2024-04-29
Applicant: 北京计算机技术及应用研究所
Inventor： 李正坤 , 李校南 , 王艳 , 邓硕 , 王震 , 祁春慧 , 赵明亮 , 沈月峰 , 王吕大 , 王慧咏 , 范京凯 , 高小淼 , 王军 , 龚志力 , 马煜杰 , 孙大东 , 陕振
IPC: G06F9/50
Abstract: 本发明涉及一种针对多CPU异构的主动度量加速方法，属于计算平台技术领域。本发明通过对计算(机)平台硬件电路的改进，实现了使用FPGA内置杂凑算法引擎同时对多个CPU的BIOS进行主动度量，并利用单个可信模块进行预期值比对，在保证信任链的完整性的情况下，既减少了设计成本，同时又有效缩减了主动度量时间，提升了使用体验。
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Patent Agency Ranking
公开(公告)号：CN113779320B
公开(公告)日：2024-02-27
申请号：CN202110947466.2
申请日：2021-08-18
Applicant: 北京计算机技术及应用研究所
IPC: G06F16/901 , G06F16/9032 , G06F16/23
Abstract: 本发明涉及一种表项存储地址冲突的解决方法，涉及数据通信技术领域。本发明在配置新增表项时，先用表项关键字缩位计算表项地址，如果地址空闲，直接将表项写入该地址；如果地址被占用，则可能发生了地址冲突，此时读取存储器中表项内容，判断表项内容中的关键字缩位计算得到的地址，是否是表项当前存放的地址，如果是，则判定发生地址冲突，将新增表项通过链表的方式链接到存储器中；如果表项内容中的关键字缩位计算得到的地址，与该表项地址不一致，则将新增表项写入该地址，而将原表项移到另一空闲地址，然后更新原表项链表中“下一个表项地址”字段。本发明既不增加表项存储空间，又能解决表项存储地址冲突问题，同时还能维持较好的处理性能。
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公开(公告)号：CN115665000A
公开(公告)日：2023-01-31
申请号：CN202211275635.3
申请日：2022-10-18
Applicant: 北京计算机技术及应用研究所
IPC: H04L43/08 , H04L43/0823 , H04L43/50
Abstract: 本发明涉及一种基于100G/400GPRBS测试验证链路实现的高速串行总线链路测试方法，属于链路测试技术领域。本发明采取了一种将并行串行思想相结合的方式，使PRBS测试验证链路实现简单，且时序较好，且该PRBS测试验证链路码型随机，符合链路传输要求，但是又有规律，因此可以利用该PRBS测试验证链路进行高速串行总线的链路测试。
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公开(公告)号：CN113346978B
公开(公告)日：2022-07-12
申请号：CN202110563176.8
申请日：2021-05-24
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种异步串行LVDS高速稳定传输系统及方法，涉及数据传输技术领域。本发明在发送端对数据流用多项式进行加扰操作，使数据更具有随机性，对数据流用8b/10b编码，保证传输过程中0和1的平衡，通过控制字动态调整接收数据延迟和相位，能够保证接收数据的时序正确性，从而能够保证接收端采样数据的稳定性，利用本发明的异步串行LVDS高速稳定传输系统实现的LVDS接口链路速度最高达1.25G/s。
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公开(公告)号：CN110163011B
公开(公告)日：2021-06-08
申请号：CN201910397568.4
申请日：2019-05-14
Applicant: 北京计算机技术及应用研究所
IPC: G06F21/80
Abstract: 本发明涉及一种高速安全硬盘设计方法，涉及计算机存储技术领域。本发明采用延迟更低、速度更高的NVMe接口与主机连接，安全加密防护单元设置多个加密算法核对数据进行加解密，并设置多个硬盘并行存取数据，数据吞吐率可达千兆字节每秒数量级，大大提高了安全硬盘的性能。
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公开(公告)号：CN109408148B
公开(公告)日：2021-06-08
申请号：CN201811246260.1
申请日：2018-10-25
Applicant: 北京计算机技术及应用研究所
IPC: G06F9/30
Abstract: 本发明涉及一种国产化计算平台及其应用加速方法，涉及计算机技术领域。本发明带FPGA异构加速卡的国产化计算平台，把应用所需要的运算分成两个部分，主机(CPU)部分和异构加速卡部分，主机部分主要负责执行流程的控制管理，异构加速卡则负责擅长的大规模并行计算，从而大大提高了整机系统的性能和能效比。
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