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公开(公告)号：CN115312602A
公开(公告)日：2022-11-08
申请号：CN202211086977.0
申请日：2022-09-07
Applicant: 中国科学院半导体研究所
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/16 , H01L29/423 , H01L29/51 , H01L21/336
Abstract: 本公开提供了一种基于铁电多栅硅基的杂质原子晶体管及其制备方法。该杂质原子晶体管包括：硅衬底；氧化物绝缘层，设置于硅衬底上；源区硅电导台面、漏区硅电导台面、硅纳米线沟道，分别设置于氧化物绝缘层上表面，硅纳米线沟道的两端分别与源区硅电导台面和漏区硅电导台面连接；第一栅介质层，覆盖于硅纳米线沟道上；铁电栅介质层，覆盖于第一栅介质层上；多个势垒栅，覆盖于铁电栅介质层上，用于调制位于多个势垒栅下方势垒区域的高度；第二栅介质层，覆盖于铁电栅介质层和多个势垒栅上；多指控制栅，覆盖于第二栅介质层上，用于调制位于下方区域的硅纳米线沟道中杂质原子的位置、数量和能级；以及源电极，漏电极，多个势垒栅电极和控制栅电极。
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公开(公告)号：CN112614865A
公开(公告)日：2021-04-06
申请号：CN202011479891.5
申请日：2020-12-15
Applicant: 中国科学院半导体研究所
IPC: H01L27/24 , H01L29/423 , H01L45/00 , H01L29/06 , H01L29/10 , H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明公开了一种基于相变材料存储栅的无结硅纳米线晶体管，SOI衬底的顶层硅通过刻蚀形成纳米线结构、源区和漏区，纳米线结构表面覆盖有相变栅介质层，相变栅介质层上侧设置有第二绝缘栅介质层；第二绝缘栅介质层一端上侧设置有主栅电极，主栅电极通过第一接触孔与相变栅介质层连接，且主栅电极覆盖于纳米线上侧；第二绝缘栅介质层另一端上侧设置有副栅电极，副栅电极通过第二接触孔与相变栅介质层连接。本发明将相变材料作为栅介质制备在纳米线晶体管中，能够实现多值存储，同时可以作为电子突触器件应用于神经形态计算。此器件以无结硅纳米线晶体管为载体，具有与COMS工艺兼容，存储密度高，读写操作分离的优点。
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公开(公告)号：CN110299400B
公开(公告)日：2021-04-06
申请号：CN201910570912.5
申请日：2019-06-27
Applicant: 中国科学院半导体研究所
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 一种三维势垒限制的硅基杂质原子晶体管及其制备方法，该杂质原子晶体管至少包括：一源区硅电导台面与一漏区硅电导台面，对称分布于一SOI基片之上；一硅纳米线结构，位于SOI基片之上，连接源区硅电导台面与漏区硅电导台面；氧化物薄层，制备于源区硅电导台面、漏区硅电导台面和硅纳米线结构的表面；一U型双栅条电极结构，覆于硅纳米线结构的氧化物薄层上，并垂直于硅纳米线结构；一单栅条电极结构，覆于硅纳米线结构的氧化物薄层上，垂直于硅纳米线方向，位于U型双栅条电极结构中两个栅条的中间。本发明提供的三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构，加强杂质原子量子点的三维势垒限制，有效提高工作温度。
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公开(公告)号：CN110085673A
公开(公告)日：2019-08-02
申请号：CN201910370984.5
申请日：2019-05-06
Applicant: 中国科学院半导体研究所
IPC: H01L29/775 , H01L21/335 , B82Y10/00
Abstract: 一种杂质原子阵列晶体管，所述杂质原子阵列晶体管包括，SOI基片，包括硅衬底、氧化物绝缘层以及顶层硅，由所述顶层硅形成源区硅电导台面、漏区硅电导台面和V槽型多晶硅纳米晶阵列硅纳米线，其中：所述V槽型多晶硅纳米晶阵列硅纳米线连接所述源区硅电导台面和漏区硅电导台面，所述V槽型多晶硅纳米晶阵列硅纳米线具有阵列的多个V型凹槽，每个所述V型凹槽内形成单个杂质原子掺杂的多晶硅纳米晶。所述杂质原子阵列晶体管达到杂质原子数量和位置可控且室温下可以观察到量子效应的效果。
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公开(公告)号：CN106898641A
公开(公告)日：2017-06-27
申请号：CN201710122443.1
申请日：2017-03-02
Applicant: 中国科学院半导体研究所
IPC: H01L29/06 , H01L21/336 , H01L29/78
CPC classification number: H01L29/66446 , H01L29/0673 , H01L29/66409 , H01L29/78
Abstract: 本发明提供了一种III‑V族化合物横向纳米线结构，纳米线晶体管及其制备方法。该III‑V族化合物横向纳米线结构包括：p型SOI衬底，p型SOI衬底的最上层为顶层硅，该顶层硅形成的多级平行的硅亚微米线；以及桥连在相邻两硅亚微米线之间的III‑V族化合物纳米线。本发明III‑V族化合物横向纳米线结构选用的SOI衬底，在SOI衬底上具有多级平行的硅亚微米线结构，其长度与间距均是可控的，横向纳米线桥连在平行的硅亚微米线之间，呈现横向外延生长模式，晶向一致可控且分布密度提高，有效解决了现有技术制备出来的横向纳米线结构密度稀疏、晶向杂乱等关键问题。
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Patent Agency Ranking
公开(公告)号：CN103311305A
公开(公告)日：2013-09-18
申请号：CN201310233363.5
申请日：2013-06-13
Applicant: 中国科学院半导体研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336 , B82Y10/00
Abstract: 本发明提供了一种硅基横向纳米线多面栅晶体管及其制备方法。该硅基横向纳米线多面栅晶体管通过化学腐蚀形成相对的两具有硅(111)晶面的端面，在该相对的两硅(111)晶面之间实现了III-V材料纳米线横向生长并形成桥接结构，从而容易实现多面金属栅在平面上的逻辑集成。
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公开(公告)号：CN101997538B
公开(公告)日：2013-06-05
申请号：CN200910091405.X
申请日：2009-08-19
Applicant: 中国科学院半导体研究所
IPC: H03K19/094 , H01L27/02
Abstract: 本发明公开了一种基于脉冲耦合的硅纳米线CMOS神经元电路，该电路由树突电路、积分求和器和脉冲发生电路三部分依次连接构成。该脉冲耦合神经元电路的特点是输出和输入均为脉冲序列串，该电路的器件均为硅纳米线CMOS晶体管。树突电路由一组并联的P型纳米线MOS晶体管与一N型纳米线MOS晶体管通过漏端节点相串联而构成CMOS电路，P型纳米线MOS晶体管的源端输入脉冲电压信号；积分求和器由一电容C∑构成，该电容与树突电路中的P型与N型纳米线MOS晶体管的漏端节点相连接，积累加权电流形成触发电压信号；脉冲发生电路由偶数个串联的CMOS反相器与树突CMOS电路形成反馈回路，产生脉冲序列串输出，输出脉冲序列串的频率受到输入电压脉冲信号的调制。
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公开(公告)号：CN101860357A
公开(公告)日：2010-10-13
申请号：CN201010201589.3
申请日：2010-06-09
Applicant: 中国科学院半导体研究所
IPC: H03K19/094
Abstract: 本发明公开了一种利用时间编码控制权重和信息整合的方法，该方法包括：利用树突电路实现权值的空间分布控制；利用树突电路实现特征参量与权值的对应关系；以及利用树突电路实现权值的时间分布控制。本发明利用输入信号在时间与空间分配的有机组合，实现了权重的动态分布控制，利用CMOS反相器的噪声容限特性来改变神经元电路的输出脉冲频率，使数字信号增加了模拟变化参量。利用本发明，有助于理解和模拟生物学神经元的信息处理的方式。
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公开(公告)号：CN101723312A
公开(公告)日：2010-06-09
申请号：CN200810224109.8
申请日：2008-10-15
Applicant: 中国科学院半导体研究所
IPC: B82B3/00
Abstract: 一种依赖晶面的三维限制硅纳米结构的制备方法，其特征在于，包括如下步骤：(a)以绝缘体上硅作为衬底；(b)在衬底上沿 晶向方向进行划片，作为曝光时的参考方向；(c)将衬底进行热氧化，生成二氧化硅掩膜层；(d)采用电子束曝光，生成平面图形；(e)采用各向同性腐蚀液对二氧化硅掩膜层进行腐蚀；(f)再采用各向异性湿法腐蚀，在二氧化硅掩膜层下的硅层上获得依赖晶面的三维限制硅纳米结构。
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公开(公告)号：CN100468748C
公开(公告)日：2009-03-11
申请号：CN200610114189.2
申请日：2006-11-01
Applicant: 中国科学院半导体研究所
Abstract: 本发明公开了一种具有侧栅结构的硅基单电子记忆存储器，包括在SOI衬底的顶层硅上，制备了一个用于存储电荷的硅纳米晶库仑岛，以及一个用于探测存储电荷的硅量子线电导。硅纳米晶库仑岛与硅量子线电导相邻，共同由覆盖在表面的浮栅控制电流。硅量子线电导的电流还可以由侧栅单独控制。电荷通过硅纳米线通道进入硅纳米晶库仑岛上。在硅纳米线通道上制作两个控制单个电荷进入的相邻纳米金属围栅和一个用于存储电荷擦除的纳米金属围栅。本发明同时公开了一种具有侧栅结构硅基单电子记忆存储器的制作方法。利用本发明，使得每个电子的存储过程都依赖于量子库仑阻塞效应，并且存储电荷势场通过电容耦合作用于信号电流，从而探测到单电荷的存储信息。
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