-
公开(公告)号：CN114843345B
公开(公告)日：2024-09-06
申请号：CN202210471719.8
申请日：2022-04-29
Applicant: 中国科学院半导体研究所
IPC: H01L29/78 , H01L21/336 , H01L29/51 , H10N70/00 , G06N3/063
Abstract: 本发明公开了一种神经元晶体管，包括：衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；分别形成在源区和漏区上的源电极和漏电极；第一栅介质层，覆盖在沟道区上；多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号；金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻‑电容并联结构。
-
公开(公告)号：CN114843345A
公开(公告)日：2022-08-02
申请号：CN202210471719.8
申请日：2022-04-29
Applicant: 中国科学院半导体研究所
IPC: H01L29/78 , H01L21/336 , H01L29/51 , H01L45/00 , G06N3/063
Abstract: 本发明公开了一种神经元晶体管，包括：衬底，衬底形成有沟道区、源区和漏区，源区和漏区分别设置在沟道区的两端；分别形成在源区和漏区上的源电极和漏电极；第一栅介质层，覆盖在沟道区上；多个相变内栅，设置在第一栅介质层上，每个相变内栅适用于用做记忆电阻并与沟道区之间形成内栅电容，以在输入电压脉冲信号的调控下模拟神经元晶体管的突触，调节输入电压脉冲信号的权重；第二栅介质层，覆盖在第一栅介质层和相变内栅上，第二栅介质层在相变内栅上形成有多个内栅接触孔和外栅接触孔；多个内栅电极，设置在第二介质层上，通过内栅接触孔与相变内栅相连接，以接受输入电压脉冲信号；金属外栅，用于覆盖在第二栅介质层，通过外栅接触孔与相变内栅相连，以与相变内栅协作形成电阻‑电容并联结构。
-
公开(公告)号：CN110491940B
公开(公告)日：2021-02-02
申请号：CN201910772038.3
申请日：2019-08-20
Applicant: 中国科学院半导体研究所
IPC: H01L29/778 , H01L21/265 , H01L21/335
Abstract: 一种基于共振隧穿的纳米线晶体管，该纳米线晶体管包括：SOI衬底、隧穿势垒结构、源区、漏区、纳米线、栅极、源电极、漏电极、栅电极和绝缘介质层。隧穿势垒结构位于SOI衬底的埋氧化层上，源区、漏区和纳米线通过刻蚀SOI衬底的顶层硅形成，纳米线位于源区和漏区之间，源区、漏区和纳米线之间不直接连接，通过隧穿势垒结构相连接，绝缘介质层形成于源区、漏区和纳米线表面，栅极形成于纳米线上方的绝缘介质层上，源电极形成于源区上，漏电极形成于漏区上，栅电极形成于栅极上。本发明公开的基于共振隧穿的纳米线晶体管的结构及其制备方法，减小亚阈值斜率，可以实现较大的导通电流和较小的源漏接触电阻。
-
公开(公告)号：CN112614865B
公开(公告)日：2022-07-05
申请号：CN202011479891.5
申请日：2020-12-15
Applicant: 中国科学院半导体研究所
IPC: H01L27/24 , H01L29/423 , H01L45/00 , H01L29/06 , H01L29/10 , H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明公开了一种基于相变材料存储栅的无结硅纳米线晶体管，SOI衬底的顶层硅通过刻蚀形成纳米线结构、源区和漏区，纳米线结构表面覆盖有相变栅介质层，相变栅介质层上侧设置有第二绝缘栅介质层；第二绝缘栅介质层一端上侧设置有主栅电极，主栅电极通过第一接触孔与相变栅介质层连接，且主栅电极覆盖于纳米线上侧；第二绝缘栅介质层另一端上侧设置有副栅电极，副栅电极通过第二接触孔与相变栅介质层连接。本发明将相变材料作为栅介质制备在纳米线晶体管中，能够实现多值存储，同时可以作为电子突触器件应用于神经形态计算。此器件以无结硅纳米线晶体管为载体，具有与COMS工艺兼容，存储密度高，读写操作分离的优点。
-
公开(公告)号：CN111223923B
公开(公告)日：2021-01-15
申请号：CN201811417296.1
申请日：2018-11-26
Applicant: 中国科学院半导体研究所
IPC: H01L29/775 , H01L21/336
Abstract: 一种三维空间束缚单杂质原子晶体管，基于SOI基片制备而成，所述三维空间束缚单杂质原子晶体管，包括：硅衬底；氧化物绝缘层，制作在所述硅衬底上；双V型凹槽纳米结构，制作在所述氧化物绝缘层上，双V型凹槽位于双V型凹槽纳米结构的两端之间；源区硅电导台面，位于所述氧化物绝缘层上，与所述双V型凹槽纳米结构的一端相连；漏区硅电导台面，位于所述氧化物绝缘层上，与所述双V型凹槽纳米结构的另一端相连；氧化物薄层，包裹在源区硅电导台面、漏区硅电导台面和双V型凹槽纳米结构的表面；栅极导电条，形成于氧化物绝缘层上，将双V型凹槽纳米结构的形成有双V型凹槽的部分覆盖，延伸方向垂直于所述双V型凹槽纳米结构的延伸方向；以及电极。
-
Patent Agency Ranking
公开(公告)号：CN110491940A
公开(公告)日：2019-11-22
申请号：CN201910772038.3
申请日：2019-08-20
Applicant: 中国科学院半导体研究所
IPC: H01L29/778 , H01L21/265 , H01L21/335
Abstract: 一种基于共振隧穿的纳米线晶体管，该纳米线晶体管包括：SOI衬底、隧穿势垒结构、源区、漏区、纳米线、栅极、源电极、漏电极、栅电极和绝缘介质层。隧穿势垒结构位于SOI衬底的埋氧化层上，源区、漏区和纳米线通过刻蚀SOI衬底的顶层硅形成，纳米线位于源区和漏区之间，源区、漏区和纳米线之间不直接连接，通过隧穿势垒结构相连接，绝缘介质层形成于源区、漏区和纳米线表面，栅极形成于纳米线上方的绝缘介质层上，源电极形成于源区上，漏电极形成于漏区上，栅电极形成于栅极上。本发明公开的基于共振隧穿的纳米线晶体管的结构及其制备方法，减小亚阈值斜率，可以实现较大的导通电流和较小的源漏接触电阻。
-
公开(公告)号：CN110299400A
公开(公告)日：2019-10-01
申请号：CN201910570912.5
申请日：2019-06-27
Applicant: 中国科学院半导体研究所
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 一种三维势垒限制的硅基杂质原子晶体管及其制备方法，该杂质原子晶体管至少包括：一源区硅电导台面与一漏区硅电导台面，对称分布于一SOI基片之上；一硅纳米线结构，位于SOI基片之上，连接源区硅电导台面与漏区硅电导台面；氧化物薄层，制备于源区硅电导台面、漏区硅电导台面和硅纳米线结构的表面；一U型双栅条电极结构，覆于硅纳米线结构的氧化物薄层上，并垂直于硅纳米线结构；一单栅条电极结构，覆于硅纳米线结构的氧化物薄层上，垂直于硅纳米线方向，位于U型双栅条电极结构中两个栅条的中间。本发明提供的三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构，加强杂质原子量子点的三维势垒限制，有效提高工作温度。
-
公开(公告)号：CN111223923A
公开(公告)日：2020-06-02
申请号：CN201811417296.1
申请日：2018-11-26
Applicant: 中国科学院半导体研究所
IPC: H01L29/775 , H01L21/336
Abstract: 一种三维空间束缚单杂质原子晶体管，基于SOI基片制备而成，所述三维空间束缚单杂质原子晶体管，包括：硅衬底；氧化物绝缘层，制作在所述硅衬底上；双V型凹槽纳米结构，制作在所述氧化物绝缘层上，双V型凹槽位于双V型凹槽纳米结构的两端之间；源区硅电导台面，位于所述氧化物绝缘层上，与所述双V型凹槽纳米结构的一端相连；漏区硅电导台面，位于所述氧化物绝缘层上，与所述双V型凹槽纳米结构的另一端相连；氧化物薄层，包裹在源区硅电导台面、漏区硅电导台面和双V型凹槽纳米结构的表面；栅极导电条，形成于氧化物绝缘层上，将双V型凹槽纳米结构的形成有双V型凹槽的部分覆盖，延伸方向垂直于所述双V型凹槽纳米结构的延伸方向；以及电极。
-
公开(公告)号：CN112614865A
公开(公告)日：2021-04-06
申请号：CN202011479891.5
申请日：2020-12-15
Applicant: 中国科学院半导体研究所
IPC: H01L27/24 , H01L29/423 , H01L45/00 , H01L29/06 , H01L29/10 , H01L29/51 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 本发明公开了一种基于相变材料存储栅的无结硅纳米线晶体管，SOI衬底的顶层硅通过刻蚀形成纳米线结构、源区和漏区，纳米线结构表面覆盖有相变栅介质层，相变栅介质层上侧设置有第二绝缘栅介质层；第二绝缘栅介质层一端上侧设置有主栅电极，主栅电极通过第一接触孔与相变栅介质层连接，且主栅电极覆盖于纳米线上侧；第二绝缘栅介质层另一端上侧设置有副栅电极，副栅电极通过第二接触孔与相变栅介质层连接。本发明将相变材料作为栅介质制备在纳米线晶体管中，能够实现多值存储，同时可以作为电子突触器件应用于神经形态计算。此器件以无结硅纳米线晶体管为载体，具有与COMS工艺兼容，存储密度高，读写操作分离的优点。
-
公开(公告)号：CN110299400B
公开(公告)日：2021-04-06
申请号：CN201910570912.5
申请日：2019-06-27
Applicant: 中国科学院半导体研究所
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 一种三维势垒限制的硅基杂质原子晶体管及其制备方法，该杂质原子晶体管至少包括：一源区硅电导台面与一漏区硅电导台面，对称分布于一SOI基片之上；一硅纳米线结构，位于SOI基片之上，连接源区硅电导台面与漏区硅电导台面；氧化物薄层，制备于源区硅电导台面、漏区硅电导台面和硅纳米线结构的表面；一U型双栅条电极结构，覆于硅纳米线结构的氧化物薄层上，并垂直于硅纳米线结构；一单栅条电极结构，覆于硅纳米线结构的氧化物薄层上，垂直于硅纳米线方向，位于U型双栅条电极结构中两个栅条的中间。本发明提供的三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构，加强杂质原子量子点的三维势垒限制，有效提高工作温度。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.031 seconds)
