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公开(公告)号：CN114974338A
公开(公告)日：2022-08-30
申请号：CN202210181050.9
申请日：2022-02-25
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器装置包括：存储器块，其包括存储器区域；片上谷搜索(OVS)电路，其对存储器块执行OVS读出操作；以及缓冲存储器，其存储至少一个变化表，该至少一个变化表包括从OVS读出操作获得的存储器单元的阈值电压的变化信息。响应于由存储器控制器施加的读取命令，对存储器区域执行包括OVS读出操作和主读出操作的读取操作，以OVS读出电平执行OVS读出操作，并且以反映变化信息的主读出电平执行主读出操作。在非易失性存储器装置中，可以提高对字线阈值电压的劣化的校正精度，并且可以减少存储器控制器的负担。
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公开(公告)号：CN114913908A
公开(公告)日：2022-08-16
申请号：CN202111333481.4
申请日：2021-11-11
Applicant: 三星电子株式会社
Abstract: 存储设备包括非易失性存储器件和控制非易失性存储器件的存储器控制器。非易失性存储器件包括存储单元阵列。存储单元阵列包括正常单元区域、奇偶校验单元区域和冗余单元区域。第一位线连接到正常单元区域和奇偶校验单元区域，第二位线连接到冗余单元区域。存储器控制器包括用于产生奇偶校验数据的纠错码(ECC)引擎。存储器控制器将用户数据存储在正常单元区域中，控制非易失性存储器件对第一位线中的第一缺陷位线执行列修复，将附加列地址分配给第一缺陷位线和第二位线，以及将奇偶校验数据的至少一部分存储在与附加地分配的列地址相对应的区域中。
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公开(公告)号：CN114822643A
公开(公告)日：2022-07-29
申请号：CN202111170351.3
申请日：2021-10-08
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置及其操作方法和存储器系统。所述非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，响应于命令识别目标单元；机器学习(ML)逻辑，基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。
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公开(公告)号：CN112599174A
公开(公告)日：2021-04-02
申请号：CN202011038170.0
申请日：2020-09-28
Applicant: 三星电子株式会社
Abstract: 为了控制非易失性存储器器件的初始化，在装配包括第一非易失性存储器器件和第二非易失性存储器器件的存储器系统之前，将用于第一非易失性存储器器件的初始化的信息数据存储在第一非易失性存储器器件中。在装配存储器系统之后，将信息数据从第一非易失性存储器器件移动到第二非易失性存储器器件。基于存储在第二非易失性存储器器件中的信息数据来初始化第一非易失性存储器器件。通过将信息数据从第一非易失性存储器器件移动到具有快速的读取操作速度的第二非易失性存储器器件并使用从第二非易失性存储器器件读取的信息数据，有效地减少第一非易失性存储器器件的初始化时间。
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公开(公告)号：CN112542201A
公开(公告)日：2021-03-23
申请号：CN202010518087.7
申请日：2020-06-09
Applicant: 三星电子株式会社
Abstract: 提供了一种存储设备及操作该存储设备的方法。所述存储设备包括：第一非易失性存储器芯片；第二非易失性存储器芯片；以及控制器。所述控制器可以包括：处理器，被配置为执行加载到片上存储器的闪存转换层；ECC引擎，被配置为在所述处理器的控制下生成数据的第一奇偶校验位，并且选择性地生成所述数据的第二奇偶校验位；以及非易失性存储器接口电路，被配置为向所述第一非易失性存储器芯片发送所述数据和所述第一奇偶校验位，并且选择性地向所述第二非易失性存储器芯片发送选择性地生成的所述第二奇偶校验位。
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Patent Agency Ranking
公开(公告)号：CN110825655A
公开(公告)日：2020-02-21
申请号：CN201910476312.2
申请日：2019-06-03
Applicant: 三星电子株式会社
IPC: G06F12/02
Abstract: 提供一种存取包括第一非易失性存储器与第二非易失性存储器的存储器件中的数据的方法，第一非易失性存储器与第二非易失性存储器是不同类型的存储器。所述方法包括：通过基于多个数据属性及能够存取的存储器类型对多个元数据进行分类来设定元数据属性表；响应于接收到对于多个元数据中的第一元数据的第一存取请求，基于元数据属性表来检测第一元数据的数据属性；基于第一元数据的所检测的数据属性来确定第一非易失性存储器及第二非易失性存储器中对于第一元数据而言最佳的目标存储器；以及基于第一元数据对目标存储器实行存取操作。多个元数据用于控制存储器件的操作。也提供一种存储器件及管理数据的方法。
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公开(公告)号：CN110619913A
公开(公告)日：2019-12-27
申请号：CN201910509505.3
申请日：2019-06-13
Applicant: 三星电子株式会社
Abstract: 提供了其中具有增强的擦除控制电路的非易失性存储器器件。一种存储器器件包括在下层衬底上的非易失性存储器单元的垂直NAND串阵列。提供了一种擦除控制电路，其被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用具有不相等幅度的相应擦除电压驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。这种擦除控制电路还可以被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用第一擦除电压驱动所述多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动所述多条位线中的第二位线达与所述第一持续时间不相等的第二持续时间。
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公开(公告)号：CN110491433A
公开(公告)日：2019-11-22
申请号：CN201910230420.1
申请日：2019-03-26
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器和操作非易失性存储器装置的方法。该非易失性存储器装置包括多个单元串，并且每个单元串包括多个多层单元。将选择的字线的电压电平按次序改变为按次序具有多个读电压，以确定所述多个多层单元的阈值电压状态。与选择的字线的电压改变时间点同步地按次序改变邻近于选择的字线的邻近字线的电压。通过使选择的字线的电压改变与邻近字线的电压改变这二者在同一方向上同步，选择的字线的负载减小，并且非易失性存储器装置的操作速度增加。
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公开(公告)号：CN101206917A
公开(公告)日：2008-06-25
申请号：CN200710199845.8
申请日：2007-12-14
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4091
CPC classification number: G11C11/4091 , G11C11/4096 , G11C2207/002 , G11C2207/005 , G11C2211/4016
Abstract: 一种半导体集成电路包括：多个字线；与该多个字线交叉的多个位线；在该多个字线和多个位线的交叉处形成并连接到该多个字线和多个位线的多个存储器单元。该多个存储器单元的每一个可以是浮置体单元。位线选择电路可以被配置为选择性地将该多个位线的每一个连接到输出位线。该实施例还可以包括多个读出放大器，其中该多个读出放大器的数目大于1且小于该多个位线的数目。读出放大器开关结构可以被配置为选择性地将该多个读出放大器的每一个连接到该输出位线。
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公开(公告)号：CN110619913B
公开(公告)日：2025-04-01
申请号：CN201910509505.3
申请日：2019-06-13
Applicant: 三星电子株式会社
Abstract: 提供了其中具有增强的擦除控制电路的非易失性存储器器件。一种存储器器件包括在下层衬底上的非易失性存储器单元的垂直NAND串阵列。提供了一种擦除控制电路，其被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用具有不相等幅度的相应擦除电压驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。这种擦除控制电路还可以被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用第一擦除电压驱动所述多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动所述多条位线中的第二位线达与所述第一持续时间不相等的第二持续时间。
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