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公开(公告)号：CN108461499A
公开(公告)日：2018-08-28
申请号：CN201810154276.3
申请日：2018-02-22
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11578 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 本发明提供一种三维(3D)半导体存储器件及其操作方法，该3D半导体存储器件包括：电极结构，包括垂直堆叠在基板上并在第一方向上延伸的多个单元电极、以及顺序堆叠在所述多个单元电极上的下部串选择电极和上部串选择电极；第一垂直结构，穿过下部串选择电极和上部串选择电极以及所述多个单元电极；第二垂直结构，与上部串选择电极间隔开并穿过下部串选择电极和所述多个单元电极；以及第一位线，与电极结构相交并在不同于第一方向的第二方向上延伸。第一位线共同地接到第一垂直结构和第二垂直结构。第二垂直结构不延伸穿过上部串选择电极。
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公开(公告)号：CN107527914A
公开(公告)日：2017-12-29
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
CPC classification number: H01L27/11582 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/53271 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L29/04 , H01L29/16
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN105244351A
公开(公告)日：2016-01-13
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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公开(公告)号：CN105226063A
公开(公告)日：2016-01-06
申请号：CN201510359346.5
申请日：2015-06-25
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/532 , H01L23/528
Abstract: 提供了一种具有垂直沟道和气隙的半导体装置。字线形成在基底上。气隙设置在两条相邻的字线之间。沟道结构穿透字线和气隙。存储单元设置在每条字线和沟道结构之间。存储单元包括阻挡图案、电荷捕获图案和遂穿绝缘图案。阻挡图案共形地覆盖每条字线的顶表面、底表面和第一侧表面。所述第一侧表面与所述沟道结构相邻。电荷捕获图案仅设置在所述第一侧表面和沟道结构之间。
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公开(公告)号：CN104637883A
公开(公告)日：2015-05-20
申请号：CN201410641349.3
申请日：2014-11-13
Applicant: 三星电子株式会社
IPC: H01L21/8247
Abstract: 这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。
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Patent Agency Ranking
公开(公告)号：CN101740127B
公开(公告)日：2015-01-21
申请号：CN200910206438.4
申请日：2009-11-12
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/0483 , G11C16/3418 , G11C16/3427
Abstract: 一种非易失性存储器件的编程方法，包括：根据要被编程的数据来浮置被选择存储单元的沟道；以及驱动被选择存储单元和未选择存储单元的字线，以在被选择存储单元和未选择存储单元之间产生栅致漏极泄漏。
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公开(公告)号：CN119653773A
公开(公告)日：2025-03-18
申请号：CN202410958491.4
申请日：2024-07-17
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，包括：外围电路结构；以及单元结构，包括单元衬底和栅电极，并且位于外围电路结构上。外围电路结构包括：外围电路板，包括面向单元结构的第一表面和与第一表面相对的第二表面；第一电路元件，在外围电路板的第一表面上；第一布线，在第一层间绝缘层中电连接到第一电路元件；电容器介电层，覆盖外围电路板的第二表面；第一电容器电极，在电容器介电层中；第二电容器电极，在电容器介电层中与第一电容器电极间隔开；以及第一连接通孔，通过穿过外围电路板将第一电容器电极与第一布线电连接。
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公开(公告)号：CN119383976A
公开(公告)日：2025-01-28
申请号：CN202410928851.6
申请日：2024-07-11
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括单元结构和电连接到单元结构的外围电路结构。外围电路结构包括：有源区；第一栅极结构，包括与有源区相交并且与有源区接触的第一栅极绝缘层；第二栅极结构，包括与第一栅极结构间隔开并且与有源区接触的第二栅极绝缘层；以及源/漏区，位于第一栅极结构和第二栅极结构之间。第一栅极绝缘层的厚度小于第二栅极绝缘层的厚度。源/漏区包括与第一栅极结构相邻的第一区域和与第二栅极结构相邻的第二区域。第一区域的深度等于第二区域的深度。
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公开(公告)号：CN119364770A
公开(公告)日：2025-01-24
申请号：CN202410424135.4
申请日：2024-04-09
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：外围电路结构；以及在外围电路结构上的单元结构，其中，外围电路结构包括：衬底，包括单元区、与单元区相邻的连接区、以及围绕单元区和连接区延伸的焊盘区；第一连接结构，在衬底与单元结构之间；在单元区和/或连接区中的第一外围电路晶体管；以及在焊盘区中的第二外围电路晶体管，其中，第一连接结构包括第一布线结构和虚设结构，第一布线结构电连接到第一外围电路晶体管和/或第二外围电路晶体管，以及虚设结构不直接连接到第一外围电路晶体管。
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公开(公告)号：CN118522330A
公开(公告)日：2024-08-20
申请号：CN202410180407.0
申请日：2024-02-18
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置和非易失性存储器装置的操作方法，非易失性存储器装置包括多个单元串，多个单元串中的每个单元串包括连接在位线和共源极线之间的多个存储器单元以及穿透在垂直于衬底的方向上堆叠的多条字线的竖直孔，操作方法包括：向多条字线施加字线电压；将多条字线分类到多个区域，多个区域中的每个区域包括字线中的至少一条；以及通过在恢复多个区域中的其它区域中的字线的电压之前恢复多个区域当中的中心区域中布置的字线的电压来恢复多条字线的电压。
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