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公开(公告)号：CN107527914B
公开(公告)日：2023-07-04
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN106558591A
公开(公告)日：2017-04-05
申请号：CN201610815844.0
申请日：2016-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11597 , H01L27/11551
CPC classification number: H01L27/11582 , H01L23/5283 , H01L23/535 , H01L27/11524 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L27/11597 , H01L27/11551
Abstract: 公开了一种三维(3D)半导体器件，其包括：堆叠结构，包括竖直堆叠在基底上的电极；沟道结构，结合到电极以构成在基底上三维布置的多个存储器单元，沟道结构包括穿过堆叠结构的第一竖直沟道和第二竖直沟道以及设置在堆叠结构下面以使第一竖直沟道和第二竖直沟道彼此横向连接的第一水平沟道；第二水平沟道，具有第一导电类型并且连接到沟道结构的第一水平沟道的侧壁；导电塞，具有第二导电类型并且设置在第二竖直沟道的顶端上。
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公开(公告)号：CN108231780B
公开(公告)日：2023-07-04
申请号：CN201711401074.6
申请日：2017-12-21
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件，包括：衬底，包括第一连接区域、第二连接区域；以及单元阵列区域，设置在所述第一连接区域和第二连接区域之间。所述存储器件还包括：电极结构，包括垂直堆叠在所述衬底上的多个电极，其中每个所述电极具有暴露在所述第一连接区域上的焊盘；以及虚设电极结构，设置为与所述电极结构相邻，并且包括垂直堆叠在所述衬底上的多个虚设电极。每个虚设电极具有暴露在所述第二连接区域上的虚设焊盘。所述电极结构包括第一楼梯结构和第二楼梯结构，所述第一楼梯结构和第二楼梯结构均包括暴露在所述第一连接区域上的电极的焊盘。所述第一楼梯结构沿第一方向延伸，并且所述第二楼梯结构沿与所述第一方向交叉的第二方向延伸。
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公开(公告)号：CN106558591B
公开(公告)日：2021-12-28
申请号：CN201610815844.0
申请日：2016-09-09
Applicant: 三星电子株式会社
IPC: H01L27/11597 , H01L27/11551
Abstract: 公开了一种三维(3D)半导体器件，其包括：堆叠结构，包括竖直堆叠在基底上的电极；沟道结构，结合到电极以构成在基底上三维布置的多个存储器单元，沟道结构包括穿过堆叠结构的第一竖直沟道和第二竖直沟道以及设置在堆叠结构下面以使第一竖直沟道和第二竖直沟道彼此横向连接的第一水平沟道；第二水平沟道，具有第一导电类型并且连接到沟道结构的第一水平沟道的侧壁；导电塞，具有第二导电类型并且设置在第二竖直沟道的顶端上。
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Patent Agency Ranking
公开(公告)号：CN101202116B
公开(公告)日：2013-06-05
申请号：CN200710198999.5
申请日：2007-12-11
Applicant: 三星电子株式会社
IPC: G11C29/44
CPC classification number: G11C29/808 , G11C29/846
Abstract: 一种半导体存储器件，包括主单元阵列区，在主单元阵列区的一侧形成的第一冗余单元阵列区和第一虚拟单元阵列区，以及在主单元阵列区的另一侧形成的第二冗余单元阵列区和第二虚拟单元阵列区。该第一冗余单元阵列区包括第一冗余位线，以及该第一虚拟单元阵列区包括第一虚拟位线。该第二冗余单元阵列区包括第二冗余位线，以及该第二虚拟单元阵列区包括第二虚拟位线。第一和第二冗余单元阵列区被布置为比第一和第二虚拟单元阵列区更靠近主单元阵列区。
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公开(公告)号：CN101202116A
公开(公告)日：2008-06-18
申请号：CN200710198999.5
申请日：2007-12-11
Applicant: 三星电子株式会社
IPC: G11C29/44
CPC classification number: G11C29/808 , G11C29/846
Abstract: 一种半导体存储器件，包括主单元阵列区，在主单元阵列区的一侧形成的第一冗余单元阵列区和第一虚拟单元阵列区，以及在主单元阵列区的另一侧形成的第二冗余单元阵列区和第二虚拟单元阵列区。该第一冗余单元阵列区包括第一冗余位线，以及该第一虚拟单元阵列区包括第一虚拟位线。该第二冗余单元阵列区包括第二冗余位线，以及该第二虚拟单元阵列区包括第二虚拟位线。第一和第二冗余单元阵列区被布置为比第一和第二虚拟单元阵列区更靠近主单元阵列区。
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公开(公告)号：CN107527914A
公开(公告)日：2017-12-29
申请号：CN201710228091.8
申请日：2017-04-10
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
CPC classification number: H01L27/11582 , H01L21/76816 , H01L21/76877 , H01L23/5226 , H01L23/528 , H01L23/53271 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L29/04 , H01L29/16
Abstract: 公开了一种垂直非易失性存储器装置及其制造方法。所述垂直非易失性存储器装置包括：基底，包括单元区；下绝缘层，位于基底上；下布线图案，位于单元区中，具有预定图案并且穿过下绝缘层连接到基底；以及多个垂直沟道层，在单元区中在相对于基底的顶表面的垂直方向上延伸，在相对于基底的顶表面的水平方向上彼此分隔开，并且电连接到下布线图案。存储器装置还包括多个栅电极，多个栅电极在单元区中沿垂直沟道层的侧壁在垂直方向上与层间绝缘层交替地堆叠并且形成为沿水平方向在第一方向上延伸。
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公开(公告)号：CN108231780A
公开(公告)日：2018-06-29
申请号：CN201711401074.6
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/11551
CPC classification number: G11C29/006 , G11C5/025 , G11C7/18 , G11C11/34 , G11C29/1201 , G11C29/48 , H01L27/11578 , H01L27/11551
Abstract: 一种三维半导体存储器件，包括：衬底，包括第一连接区域、第二连接区域；以及单元阵列区域，设置在所述第一连接区域和第二连接区域之间。所述存储器件还包括：电极结构，包括垂直堆叠在所述衬底上的多个电极，其中每个所述电极具有暴露在所述第一连接区域上的焊盘；以及虚拟电极结构，设置为与所述电极结构相邻，并且包括垂直堆叠在所述衬底上的多个虚拟电极。每个虚拟电极具有暴露在所述第二连接区域上的虚拟焊盘。所述电极结构包括第一楼梯结构和第二楼梯结构，所述第一楼梯结构和第二楼梯结构均包括暴露在所述第一连接区域上的电极的焊盘。所述第一楼梯结构沿第一方向延伸，并且所述第二楼梯结构沿与所述第一方向交叉的第二方向延伸。
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公开(公告)号：CN1959960A
公开(公告)日：2007-05-09
申请号：CN200610143280.7
申请日：2006-11-01
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/762 , H01L21/336 , H01L27/115 , H01L29/788
Abstract: 一种非易失性存储器件的制造方法，包括制备包括单元阵列区的半导体衬底。该方法还包括通过刻蚀该半导体衬底，在单元阵列中形成凹陷区。该方法包括，至少刻蚀部分该半导体衬底和形成不同深度的第一和第二沟槽，该半导体衬底部分地包括凹陷区，该第一和第二沟槽交叉该凹陷区以及互相连接。该方法包括，通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部并限定有源区的器件隔离层。该方法包括，在包括凹陷区的有源区的半导体衬底上形成栅绝缘层，以及在该栅绝缘层上形成栅极结构，以填充该凹陷区，该栅极结构包括浮栅、栅间绝缘图形以及控制栅。
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