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公开(公告)号：CN112925728B
公开(公告)日：2024-09-06
申请号：CN202110339570.3
申请日：2019-05-05
Applicant: 长江存储科技有限责任公司
Abstract: 一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
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公开(公告)号：CN109103196B
公开(公告)日：2021-11-05
申请号：CN201811013316.9
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器，该存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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公开(公告)号：CN110993009A
公开(公告)日：2020-04-10
申请号：CN201911203481.5
申请日：2019-11-29
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。
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公开(公告)号：CN110383232A
公开(公告)日：2019-10-25
申请号：CN201980000831.X
申请日：2019-05-05
Applicant: 长江存储科技有限责任公司
IPC: G06F3/06
Abstract: 一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
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Patent Agency Ranking
公开(公告)号：CN110993009B
公开(公告)日：2022-03-11
申请号：CN201911203481.5
申请日：2019-11-29
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供一种3D NAND存储器擦除时的电压控制方法，在真存储单元的字线的偏置电压处于擦除控制电压时，将阱掺杂区的偏置电压上升至擦除工作电压并保持所述擦除工作电压，在阱掺杂区的偏置电压上升至第一中间电压期间，将伪存储单元的字线的偏置电压保持在第一预设电压，而后，将伪存储单元的字线设置为浮置状态，其中，第一预设电压小于第一中间电压，这样，减小伪存储单元所在的字线的电压与相邻的真存储单元所在的字线的电压差，避免在真存储器单元所在的字线和伪存储器所在的字线之间产生隧穿，从而避免伪存储器单元阈值电压漂移，避免存储器单元串电流的降低，进而避免真存储器单元的读错误。
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公开(公告)号：CN110383232B
公开(公告)日：2021-03-23
申请号：CN201980000831.X
申请日：2019-05-05
Applicant: 长江存储科技有限责任公司
IPC: G06F3/06
Abstract: 一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
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公开(公告)号：CN109192732B
公开(公告)日：2020-08-25
申请号：CN201811014595.0
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请公开了一种半导体器件的制造方法，由该方法制成的半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，减小了穿过PN结处的遂穿电流的衰减，提高了半导体器件的各种操作速率。
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公开(公告)号：CN109192732A
公开(公告)日：2019-01-11
申请号：CN201811014595.0
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请公开了一种半导体器件的制造方法，由该方法制成的半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，减小了穿过PN结处的遂穿电流的衰减，提高了半导体器件的各种操作速率。
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公开(公告)号：CN208674116U
公开(公告)日：2019-03-29
申请号：CN201821438352.5
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请公开了一种半导体器件，该半导体器件中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的源极和漏极能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该存储器的结构有利于降低存储器中的读取干扰、传输干扰和编辑干扰。此外，漏极与源极形成的PN结与电荷遂穿层可以零距离接触，从而减小了穿过PN结处的遂穿电流的衰减，进而提高了半导体器件的各种操作速率。(ESM)同样的发明创造已同日申请发明专利
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