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公开(公告)号：CN115248364A
公开(公告)日：2022-10-28
申请号：CN202111457916.6
申请日：2021-12-02
Applicant: 财团法人工业技术研究院
IPC: G01R31/26
Abstract: 一种高频元件测试装置，包括测试键以及一测试模块。测试键包括对称排列的一前级键及一后级键，其具有一致的电气长度及特性阻抗。测试模块用以测量该前级键与该后级键直通连接的S参数及加入一待测物于该前级键与该后级键之间的结构的S参数，该测试模块以频域计算并将S参数转换成ABCD参数矩阵，再以矩阵开根运算及反矩阵运算得到一去嵌入的待测物的ABCD参数。
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公开(公告)号：CN103904136B
公开(公告)日：2018-03-09
申请号：CN201310516070.8
申请日：2013-10-28
Applicant: 财团法人工业技术研究院
IPC: H01L29/92
CPC classification number: H01L23/481 , H01L27/0808 , H01L29/93 , H01L29/94 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭露一种变容器。一基底具有第一表面与第二表面以及位于上述基底的第一开口以及第二开口。一导电材料填充于上述第一与第二开口，以分别形成一第一晶圆穿孔以及一第二晶圆穿孔。一第一电容耦接于上述第一晶圆穿孔以及一第一端点之间。一第二电容耦接于上述第二晶圆穿孔以及一第二端点之间。上述第一晶圆穿孔以及上述第二晶圆穿孔之间的一空乏区电容的电容值是由施加于上述第一以及第二晶圆穿孔的一偏压电压所决定。
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公开(公告)号：CN119943816A
公开(公告)日：2025-05-06
申请号：CN202410006347.0
申请日：2024-01-03
Applicant: 财团法人工业技术研究院
IPC: H01L23/538
Abstract: 本发明公开了一种阵列开关电路系统，包含基板、多个第一导电垫、多个第一行/列开关、多个第二导电垫以及多个第一传输线。第一导电垫互相间隔地设置于基板且排列成一阵列，第一导电垫中的每一者于阵列中具有一列位置及行位置。第一列开关中的每一者连接第一导电垫中对应同一列位置的二相邻者。第一行开关中的每一者连接第一导电垫中对应同一行位置的二相邻者。所述多个第二导电垫设置于第一导电垫的外围。第一传输线中的每一者连接第二导电垫中的二者，且包含一第一导体带及二第二导体带，二第二导体带分别位于第一导体带两侧且与第一导体带共面。
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公开(公告)号：CN112183734B
公开(公告)日：2025-02-14
申请号：CN201911391920.X
申请日：2019-12-30
Applicant: 财团法人工业技术研究院
Abstract: 一种神经元电路，包括神经元阵列。神经元阵列包括多个半导体元件，其中半导体元件的每一者分别储存有权重值以产生相对应的输出电流、輸出电压或输出电阻。主要原因是半导体元件阵列分别接收多个输入讯号，通过改变神经元阵列中半导体元件的尺寸、半导体元件的耦接关系或透过控制电压来分别产生出不同的输出电流、输出电压或输出电阻，达成类神经网路所需要的运算结果。
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公开(公告)号：CN113901390B
公开(公告)日：2024-07-05
申请号：CN202010769141.5
申请日：2020-08-03
Applicant: 财团法人工业技术研究院
IPC: G06F17/16 , G06F7/52 , G11C11/408 , G11C11/4094 , G11C11/4097
Abstract: 本发明提供一种内存内计算单元，其包括存储单元电路、第一半导体组件、第二半导体组件以及第三半导体组件。第一半导体组件的第一端耦接至第一运算位线。第一半导体组件的控制端耦接至运算字线。第二半导体组件的控制端耦接至存储单元电路。第二半导体组件的第一端耦接至第一半导体组件的第二端。第三半导体组件的第一端耦接至第二半导体组件的第二端。第三半导体组件的第二端耦接至第二运算位线。第三半导体组件的控制端接收偏压电压。
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Patent Agency Ranking
公开(公告)号：CN115543257A
公开(公告)日：2022-12-30
申请号：CN202111478483.2
申请日：2021-12-06
Applicant: 财团法人工业技术研究院
IPC: G06F7/544
Abstract: 本发明提供一种存储器内的可配置运算单元，包括第一输入晶体管、第一权重晶体管、第一电阻器、第二输入晶体管、第二权重晶体管、以及第二电阻器。第一输入晶体管、第一权重晶体管及第一电阻器串联耦接于第一读出位线与共同信号线之间，其中第一输入晶体管耦接第一输入位线，并且第一权重晶体管接收第一权重位。第二输入晶体管、第二权重晶体管及第二电阻器串联耦接于第一读出位线与共同信号线之间，其中第二输入晶体管耦接第二输入位线，并且第二权重晶体管接收第二权重位。
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公开(公告)号：CN115225072A
公开(公告)日：2022-10-21
申请号：CN202110517923.4
申请日：2021-05-12
Applicant: 财团法人工业技术研究院
IPC: H03K17/56 , H01L23/498
Abstract: 本发明公开了一种阵列开关电路，包括基板、多个信号导电垫以及多个信号扩展引脚，该些信号导电垫互相间隔地设置于基板且排列成信号导电垫阵列，每一信号导电垫于信号导电垫阵列中具有一行位置及一列位置，对应同一行位置的任二相邻的信号导电垫之间设有行信号开关，对应同一列位置的任二相邻的信号导电垫之间设有列信号开关。该些信号扩展引脚分别通过多个信号扩展开关与位在信号导电垫阵列的侧边的信号导电垫相连接。
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公开(公告)号：CN114765044A
公开(公告)日：2022-07-19
申请号：CN202110234506.9
申请日：2021-03-03
Applicant: 财团法人工业技术研究院
Abstract: 一种用于存储器内运算的存储器装置，包含多个数据通道、存储单元阵列、最大累加权重产生阵列、最小累加权重产生阵列、参考值产生器以及比较器。数据通道依据数据输入而具有开启数量。存储单元阵列依据数据通道开启数量、第一阻值及第二阻值产生累加数据权重值。最大累加权重产生阵列依据数据通道开启数量及第一阻值产生最大累加权重值。最小累加权重产生阵列依据数据通道开启数量及第二阻值产生最小累加权重值。参考值产生器依据最大累加权重值及最小累加权重值产生参考值。比较器比较累加数据权重值与参考值以产生数据权重状态。
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公开(公告)号：CN108075765B
公开(公告)日：2021-07-23
申请号：CN201710845807.9
申请日：2017-09-19
Applicant: 财团法人工业技术研究院
IPC: H03K19/0175
Abstract: 根据本发明的一实施例提供了一种感测器接口电路和感测器输出调整方法。感测器接口电路包括一处理器以及一增益控制电路。处理器取得一感测器的一线性区间的信息以设定对应所述感测器的一配置。增益控制电路耦接所述处理器，对对应所述线性区间的一最大电性值以及一最小电性值执行一归零操作，以及根据一模拟至数字转换器的一最大输入范围，对所述线性区间的一斜率执行一输出全摆幅控制操作，其中所述模拟至数字转换器是所述感测器接口电路的一次级电路。
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公开(公告)号：CN113033792A
公开(公告)日：2021-06-25
申请号：CN202011535857.5
申请日：2020-12-23
Applicant: 财团法人工业技术研究院
Abstract: 一种神经网络运算装置及方法。神经网络运算装置包括第一神经元电路及第二神经元电路。第一神经元电路是用以执行神经网络算法中特征图样固定的至少一个运算层的神经网络运算。第二神经元电路是用以执行神经网络算法中特征图样不固定的至少一个运算层的神经网络运算。其中，第一神经元电路的效能大于第二神经元电路。
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