基于硅钝化的p-GaN栅增强型MIS-HEMT器件及其制备方法

    公开(公告)号:CN114784103A

    公开(公告)日:2022-07-22

    申请号:CN202210233913.2

    申请日:2022-03-09

    Abstract: 本发明公开了一种基于硅钝化的p‑GaN栅增强型MIS‑HEMT器件及其制备方法,所述器件包括自下而上依次设置的衬底层、成核层、缓冲层、沟道层和势垒层,所述势垒层的两侧分别开设有隔离区,所述隔离区自所述势垒层的上表面延伸至所述缓冲层的上表面;所述势垒层的上表面的中间位置自下而上依次设置有帽层、钝化层、氧化层和栅电极,所述势垒层的上表面两侧分别设置有源电极和漏电极。本发明通过在帽层上淀积钝化层,能够隔离氧化层与势垒层,大幅度钝化p‑GaN材料的表面态和缺陷,有效提升p‑GaN栅极耐压性,改善器件的阈值电压漂移,增大输出电流,减小栅极泄露电流。

    一种双层钝化耗尽型MIS-HEMT器件及其制备方法

    公开(公告)号:CN114937597A

    公开(公告)日:2022-08-23

    申请号:CN202210434393.1

    申请日:2022-04-24

    Abstract: 本发明公开了一种双层钝化耗尽型MIS‑HEMT器件及其制备方法,该方法包括:在衬底上依次生长AlN成核层、AlGaN缓冲层、GaN沟道层以及AlGaN势垒层;在上一步得到的样品两侧形成器件的隔离区;在AlGaN势垒层上表面生长Si钝化层,并通过热氧化工艺在Si钝化层表面形成一层SiO2氧化层,从而形成Si‑SiO2双层钝化结构;刻蚀掉栅极区域两侧的SiO2氧化层和Si钝化层;在整个样品表面淀积SiO2钝化层;制作器件的源漏极和栅极。本发明通过在栅极氧化物和半导体之间生长一层Si钝化层,并经热氧化形成Si‑SiO2双层钝化结构,有效减少了栅极介质和势垒层之间的界面态,减小了器件阈值电压负漂,避免了现有器件因栅极不稳定导致的失效问题,实现了具有优异可靠性的耗尽型MIS‑HEMT器件。

    一种时域降维的多快拍迭代阵元幅相误差估计方法

    公开(公告)号:CN110376561A

    公开(公告)日:2019-10-25

    申请号:CN201910482669.1

    申请日:2019-06-04

    Abstract: 本发明属于雷达技术领域,具体涉及一种时域降维的多快拍迭代阵元幅相误差估计方法,方法步骤如下:步骤1,根据回波数据xl构建基矩阵;步骤2,利用时域降维方法得到降维后的回波数据zK,l和杂波表示基矩阵ψK,l;步骤3,根据降维后的回波数据zK,l得到降维后的回波数据的范数;步骤4,计算第i次迭代的各个距离单元杂波数据的复幅度 步骤5,计算阵元幅相误差的最优估计es,opt。本方法是一种时域降维的、估计精度较高的、能自动收敛的阵元幅相误差估计方法。

    一种X波段温度自补偿T/R组件系统

    公开(公告)号:CN110221253A

    公开(公告)日:2019-09-10

    申请号:CN201910458745.5

    申请日:2019-05-29

    Abstract: 本发明属于有源相控阵技术领域,公开了一种X波段温度自补偿T/R组件系统。首先构建T/R组件射频波控硬件电路,实现温度实时采集及监控功能,实现对组件的幅值相位数据的采集和控制功能。其次基于在线序贯极限学习机模型,利用温度频率-幅值相位反馈补偿方法对单通道T/R组件的幅值相位进行补偿,包括:构造训练数据集、训练在线序贯网络模型、预测实时幅值相位、补偿幅值相位。本发明实时采集组件温度、频率及幅相信息,在线预测并能够在线更新模型,实时补偿温度对T/R组件电性能的影响。

    一种时域降维的多快拍迭代阵元幅相误差估计方法

    公开(公告)号:CN110376561B

    公开(公告)日:2021-08-13

    申请号:CN201910482669.1

    申请日:2019-06-04

    Abstract: 本发明属于雷达技术领域,具体涉及一种时域降维的多快拍迭代阵元幅相误差估计方法,方法步骤如下:步骤1,根据回波数据xl构建基矩阵;步骤2,利用时域降维方法得到降维后的回波数据zK,l和杂波表示基矩阵ψK,l;步骤3,根据降维后的回波数据zK,l得到降维后的回波数据的范数;步骤4,计算第i次迭代的各个距离单元杂波数据的复幅度步骤5,计算阵元幅相误差的最优估计es,opt。本方法是一种时域降维的、估计精度较高的、能自动收敛的阵元幅相误差估计方法。

    一种GaN基PN结栅p沟道器件
    16.
    实用新型

    公开(公告)号:CN220753434U

    公开(公告)日:2024-04-09

    申请号:CN202321908132.5

    申请日:2023-07-19

    Abstract: 本实用新型公开了一种GaN基PN结栅p沟道器件,本实用新型包括:衬底层、缓冲层、沟道层、势垒层、Mg掺杂的p‑GaN层、凹槽、栅金属电极、源金属电极、漏金属电极和隔离区。本实用新型通过在Mg掺杂的p‑GaN层中刻蚀出凹槽,在凹槽内利用Si掺杂的n型GaN或n型AlGaN和Mg掺杂的p型GaN形成PN结,其耗尽区在栅压的调控下展宽或收缩,从而切断或连通Mg掺杂的p‑GaN层和势垒层因极化效应产生的二维空穴气,Si掺杂的n型GaN或AlGaN和栅金属形成的肖特基接触工作在反偏的状态,可以降低工作时的栅极漏电,最终得到栅极漏电流小、具有负阈值电压逻辑的增强型p沟道器件。

    一种基于氧处理的高性能p-GaN栅增强型晶体管

    公开(公告)号:CN219832664U

    公开(公告)日:2023-10-13

    申请号:CN202320135793.2

    申请日:2023-01-17

    Abstract: 本实用新型公开了一种基于氧处理的高性能p‑GaN栅增强型晶体管,包括:衬底、缓冲层、GaN高阻层、GaN沟道层、AlGaN势垒层、p‑GaN帽层、氧离子注入区、栅极、隔离区、源极以及漏极,其中,衬底、缓冲层、GaN高阻层、GaN沟道层以及AlGaN势垒层自下而上依次设置;p‑GaN帽层位于AlGaN势垒层的上表面中心位置;氧离子注入区位于AlGaN势垒层的内部,并且,氧离子注入区位于p‑GaN帽层的正下方;栅极位于p‑GaN帽层的上方;隔离区位于GaN高阻层的上方,源极和漏极位于GaN沟道层的上方,分别位于AlGaN势垒层5两侧。本实用新型提供的晶体管能够充分耗尽栅极区域下GaN沟道层和AlGaN势垒层之间产生的二维电子气,同时削弱晶体管栅极区域势垒层的极化效应,进而提高晶体管阈值电压和导通电流。

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