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公开(公告)号：CN119364800A
公开(公告)日：2025-01-24
申请号：CN202411864714.7
申请日：2024-12-18
Applicant: 西安电子科技大学广州研究院
Abstract: 本申请公开了一种p‑GaN栅HEMT器件、制备方法、芯片以及电子设备，该器件结构包括：衬底层，依次位于衬底层上的缓冲层、沟道层、势垒层和p‑GaN层；隔离结构，位于HEMT器件的侧壁，其中，隔离结构贯穿于势垒层和沟道层，且位于缓冲层上；钝化层，位于p‑GaN层的侧壁且在势垒层上；MIM结构，位于p‑GaN层上；源极和漏极，分别位于p‑GaN层的不同侧，其中，源极和漏极分别贯穿于钝化层、势垒层和部分沟道层。本申请通过在p‑GaN层上的TiN金属层上表面沉积介质材料和沉积金属层，形成MIM/p‑GaN栅极结构，MIM结构能够抑制介质和氮化镓材料的界面态，提升p‑GaN栅极的耐压型，改善器件阈值电压漂移，减小栅极泄漏电流，进而得到具有高可靠性的p‑GaN栅增强型HEMT器件。
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公开(公告)号：CN116260327A
公开(公告)日：2023-06-13
申请号：CN202310160863.4
申请日：2023-02-23
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明涉及一种GaN HEMT功率半桥电路系统，包括：死区时间控制电路(1)、电平移位电路和上侧逻辑电路(2)、逻辑和控制电路(3)、高侧驱动(4)、低侧驱动(5)、电流检测电路(6)、高侧器件(7)、低侧器件(8)、二极管(D)、第一电容(C101)、电感(L)、第二电容(C102)和第一电阻(R101)。本发明实施例的GaN HEMT半桥电路系统在降低电路静态功耗的同时，提高电路性能，且具备防止高侧与低侧器件串通的保护电路系统功能；在提升半桥电路性能的同时，提升了电路的可靠性，降低了设备损坏的风险。
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公开(公告)号：CN115692184A
公开(公告)日：2023-02-03
申请号：CN202211354448.4
申请日：2022-10-31
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L21/28 , H01L21/335 , H01L29/40 , H01L29/423 , H01L29/778
Abstract: 本发明涉及一种基于选择性湿法腐蚀工艺的P‑AlGaN栅增强型晶体管及制备方法，该制备方法包括步骤：在衬底层上依次生长AlN成核层、缓冲层、GaN沟道层、AlGaN势垒层、GaN帽层、P‑AlGaN层、金属层和掩膜层；使用干法刻蚀方法去除栅极区域外的掩膜层和金属层，露出P‑AlGaN层的上表面；使用湿法刻蚀方法，以GaN帽层为自停止层，刻蚀掉栅极区域外的P‑AlGaN层，形成P‑AlGaN栅极结构；湿法去除掩膜层，并在金属层、P‑AlGaN层、P‑AlGaN层的表面沉积介质材料，形成钝化层；在器件有源区之外制备隔离区；在P‑AlGaN栅极结构上的金属层上制备栅极；在栅极的一侧制备源极，另一侧制备漏极，使得源极和漏极均与隔离区相邻且深入GaN沟道层中。该方法解决了传统干法刻蚀所造成的损伤导致的P‑GaN侧墙缺陷产生的问题。
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公开(公告)号：CN114784103A
公开(公告)日：2022-07-22
申请号：CN202210233913.2
申请日：2022-03-09
Applicant: 西安电子科技大学广州研究院
IPC: H01L29/778 , H01L23/31 , H01L21/56 , H01L21/335
Abstract: 本发明公开了一种基于硅钝化的p‑GaN栅增强型MIS‑HEMT器件及其制备方法，所述器件包括自下而上依次设置的衬底层、成核层、缓冲层、沟道层和势垒层，所述势垒层的两侧分别开设有隔离区，所述隔离区自所述势垒层的上表面延伸至所述缓冲层的上表面；所述势垒层的上表面的中间位置自下而上依次设置有帽层、钝化层、氧化层和栅电极，所述势垒层的上表面两侧分别设置有源电极和漏电极。本发明通过在帽层上淀积钝化层，能够隔离氧化层与势垒层，大幅度钝化p‑GaN材料的表面态和缺陷，有效提升p‑GaN栅极耐压性，改善器件的阈值电压漂移，增大输出电流，减小栅极泄露电流。
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公开(公告)号：CN119835991A
公开(公告)日：2025-04-15
申请号：CN202411980500.6
申请日：2024-12-31
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本申请公开了一种增强型HEMT器件、制备方法、芯片以及电子设备,该器件结构包括：衬底层，依次位于所述衬底层上的缓冲层、沟道层、势垒层和帽层；钝化层，位于所述帽层的侧壁且位于所述势垒层的上表面；隔离结构，位于所述HEMT器件的侧壁，其中，隔离结构贯穿于所述势垒层和所述沟道层，且位于所述缓冲层上；漏极和源极，分别贯穿于所述钝化层，且位于所述势垒层上表面；栅极，所述栅极位于所述帽层的上表面，其中，栅极与帽层的接触界面至少包括：欧姆接触和肖特基接触。相对于相关技术，本申请通过HEMT器件的栅极结构中将部分肖特基栅金属替换为欧姆栅金属，从而形成混合栅HEMT器件，进而可以有效提升p‑GaN栅HEMT器件栅极的阈值电压的可靠性与稳定性。
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Patent Agency Ranking
公开(公告)号：CN119815865A
公开(公告)日：2025-04-11
申请号：CN202411781595.9
申请日：2024-12-05
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明公开了一种增强型槽栅MIS‑HEMT器件及其制备方法，该器件包括自下而上依次设置的衬底层、成核层、缓冲层、GaN沟道层、插入层和第一AlGaN势垒层，其中，第一AlGaN势垒层的上表面的两侧分别包括第一隔离区和第二隔离区；第一AlGaN势垒层的中部开设有栅极区凹槽，栅极区凹槽从第一AlGaN势垒层的上表面向下延伸至GaN沟道层的上表面；第一隔离区和第二隔离区的内侧分别设置有源电极和漏电极；栅极区凹槽内部以及第一AlGaN势垒层的上表面自下而上依次设置有第二AlGaN势垒层和高阻C:GaN层，高阻C:GaN层的上表面覆盖有钝化层，钝化层上设置有栅极窗口，栅极窗口处设置有栅电极。本发明改善了生长界面寄生沟道的问题，有效提高了阈值电压的稳定性以及栅极正向漏电特性。
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公开(公告)号：CN113658856B
公开(公告)日：2024-04-19
申请号：CN202110904242.3
申请日：2021-08-06
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
IPC: H01L21/265 , H01L21/335 , H01L29/06 , H01L29/778
Abstract: 本发明公开了一种P‑GaN栅增强型HEMT器件及其制备方法，制备方法包括：在衬底层上依次生长缓冲层、沟道层、势垒层和P‑GaN层；在P‑GaN上半层注入氢原子，形成高阻GaN层；在高阻GaN层的上形成TiN金属层；在TiN金属层的上形成栅极区域，刻蚀掉栅极区域外的TiN金属层、高阻GaN层和P‑GaN层直至势垒层的上表面；在TiN金属层和势垒层的上及P‑GaN层和高阻GaN层两侧形成钝化层；在钝化层的上表面的两端形成N离子注入区；刻蚀掉栅极区域的钝化层直至TiN金属层的上表面，在TiN金属层的上沉积栅金属形成栅极；分别刻蚀掉漏极区域的钝化层、势垒层和部分沟道层，并分别在沟道层上形成漏极、源极。本发明制备得到了可用的MISP‑GaN栅结构，在有效提高器件击穿电压的同时抑制阈值电压漂移。
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公开(公告)号：CN114823891A
公开(公告)日：2022-07-29
申请号：CN202210232493.6
申请日：2022-03-09
Applicant: 西安电子科技大学广州研究院
IPC: H01L29/778 , H01L23/31 , H01L21/56 , H01L21/335
Abstract: 本发明公开了一种GaN基双层钝化凹槽栅增强型MIS‑HEMT器件及其制备方法，器件包括自下而上依次设置的衬底、成核层、缓冲层、沟道层和势垒层，其中，势垒层的两侧分别设置有第一隔离区和第二隔离区；第一隔离区和第二隔离区的内侧分别设置有漏电极和源电极，漏电极和源电极的至少一部分均镶嵌在势垒层中，漏电极和源电极的下表面均与沟道层接触；漏电极与源电极之间的势垒层上开设有栅极区凹槽，栅极区凹槽的内表面及势垒层的上表面涂覆有双层钝化层；位于栅极区凹槽内的双层钝化层上设置有栅电极。本发明通过双层钝化层在垂直沟道方向形成绝缘层，阻断了载流子在垂直方向的运输，使得器件具有界面态缺陷密度低，PBTI效应小，阈值电压稳定的特性。
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公开(公告)号：CN114725214A
公开(公告)日：2022-07-08
申请号：CN202210158910.7
申请日：2022-02-21
Applicant: 西安电子科技大学广州研究院
IPC: H01L29/778 , H01L23/31 , H01L21/56 , H01L21/335
Abstract: 本发明公开了一种多层钝化凹槽栅MIS‑HEMT器件及其制备方法，该器件自下而上依次包括衬底、成核层、缓冲层、沟道层和势垒层；势垒层左右两侧分别设有源极和漏极；势垒层中间靠近源极一侧设有一凹槽栅极区，凹槽栅极区上设有多层钝化层；其中，多层钝化层包括第一钝化层、过渡层、掩膜层、第二钝化层；第一钝化层选择性生长于势垒层的凹槽栅极区底部，并与沟道层上表面接触；过渡层位于第一钝化层上表面；掩膜层位于凹槽栅极区两侧的势垒层上；第二钝化层位于过渡层上，并向上延伸至掩膜层的上表面。本发明通过将多层钝化结构与选择性生长技术相结合，实现了钝化层在栅极区域内有效、精确可控的沉积，改善了介质界面缺陷问题，提升了器件性能。
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公开(公告)号：CN114496788A
公开(公告)日：2022-05-13
申请号：CN202111564005.3
申请日：2021-12-20
Applicant: 西安电子科技大学广州研究院 , 西安电子科技大学
IPC: H01L21/335 , H01L29/10 , H01L29/778
Abstract: 本发明涉及一种P型沟道氮化镓晶体管及其制备方法，该制备方法包括：步骤1：获取具有P型沟道氮化镓结构的晶圆；步骤2：在晶圆表面的两侧外延生长重生长层，重生长层为重掺杂三族氮化物，两个重生长层之间存在间隔；步骤3：在重生长层的表面淀积欧姆金属，形成源极欧姆接触和漏极欧姆接触；步骤4：在未被重生长层覆盖的晶圆表面和部分重生长层的表面淀积栅介质层；步骤5：在栅介质层的表面淀积栅金属，形成栅电极。本发明的制备方法，在轻掺杂P型沟道层上直接外延一层重掺杂P型沟道层，避免了栅下刻蚀P型沟道层带来的高界面态密度，提高了晶体管迁移率和跨导、降低了泄漏电流、解决了晶体管阈值电压不稳定和低可靠性等问题。
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