公开(公告)号：CN113689899B

公开(公告)日：2023-09-01

申请号：CN202110997344.4

申请日：2021-08-27

Applicant: 西安微电子技术研究所

Inventor： 谢成民 ,  崔千红 ,  杨靓 ,  李海松 ,  李立 ,  马蕊 ,  朱吉喆

IPC: G11C7/10 ,  G11C7/06 ,  G11C7/18 ,  G11C8/10 ,  G11C8/14 ,  G11C11/413 ,  G06F3/06

Abstract: 本发明一种存储阵列电路结构及大型存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度进而负载，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。

公开(公告)号：CN110309014B

公开(公告)日：2023-06-20

申请号：CN201910603639.1

申请日：2019-07-05

Applicant: 西安微电子技术研究所

Inventor： 谢成民 ,  李立

IPC: G06F11/10

Abstract: 本发明公开了一种全行编解码SRAM编码器数据读写结构及数据读写方法，利用寄存器对SRAM编码器全行数据和EDAC模块数据进行暂存，从而将一行中多个地址数据统一进行编码并存储，从而减少了EDAC码存储容量的同时减小了存储器的总容量，使得存储器面积大大减小，通过将SRAM编码器内部数据逐一读出后校验纠正，然后再写入，以防止时间对存储器错误的累积效应，因此需要对存储器内容进行刷新只需对一行数据中的一个地址进行访问，即可实现整行的刷新，提高了刷新效率，减少了刷新时间。采用EDAC模块模块进行纠检错，当存储器出现存储数据位错时则自行进行纠检错，在用户使用中节省了在系统级进行数据加固的需求，从而减小了系统设计的复杂度。

公开(公告)号：CN111459739B

公开(公告)日：2023-02-24

申请号：CN202010247011.5

申请日：2020-03-31

Applicant: 西安微电子技术研究所

Inventor： 张群 ,  谢成民 ,  金玉琳

IPC: G06F11/22 ,  G06F13/16 ,  G11C7/22 ,  G11C29/10 ,  G11C29/14

Abstract: 本发明属于集成电路应用验证和应用开发领域，公开了一种QDR SRAM应用验证板及验证方法，包括PCB板，在PCB板上设置抗辐照处理器、FPGA、供电模块、时钟模块和复位模块，抗辐照处理器设计了第一QDR SRAM控制器，FPGA上设计了第二QDR SRAM控制器，第一QDR SRAM控制器和第二QDR SRAM控制器用于连接待验证QDR SRAM，抗辐照处理器和FPGA的编译调试接口用于待验证QDR SRAM的配置和读/写。解决了现有QDR SRAM应用验证板仅可以验证QDR SRAM与特定单一处理器的匹配性以及不能进行宇航用QDR SRAM抗辐照性能的应用验证的缺点，本发明不仅可以验证QDR SRAM与特定种类处理器的匹配性，可以验证QDR SRAM与不同种类控制器之间的匹配性和兼容性，可以进行宇航用QDR SRAM的应用验证，提高了应用验证的覆盖性。

公开(公告)号：CN112487750A

公开(公告)日：2021-03-12

申请号：CN202011380470.7

申请日：2020-11-30

Applicant: 西安微电子技术研究所

Inventor： 娄冕 ,  谢成民 ,  杨靓 ,  李立 ,  金玉琳 ,  朱吉喆

IPC: G06F30/39 ,  G06F17/15

Abstract: 本发明公开了一种基于存内计算的卷积加速计算系统及方法，在存储模式下，将卷积核和输入特征图数据按行串行加载进存内计算IP中，在存储模式下将卷积运算中的恒定参数卷积核与待处理的输入特征图加载到存储器中，然后切换至运算模式，通过有序控制存内计算IP串行完成操作数的乘法、部分和累加以及操作数的切换步骤，利用卷积加速控制结构将卷积运算的所有步骤按周期进行无缝衔接，采用硬件替代软件进行时序调度，避免复杂的软件指令引入的效率损失，从而有效发挥存内计算IP在实际大规模数据并行处理中的效能优势。本发明将卷积运算进行算力加速，以降低卷积运算的时间开销，为人工智能的实时性提供技术支撑。

公开(公告)号：CN111694691A

公开(公告)日：2020-09-22

申请号：CN202010524262.3

申请日：2020-06-10

Applicant: 西安微电子技术研究所

Inventor： 谢成民 ,  李立

IPC: G06F11/10 ,  G11C29/42

Abstract: 本发明公开了一种纠检错后具有自动回写功能的SRAM电路及回写方法，包括EDAC解码器、时序控制电路、地址锁存模块、地址译码器、写控制电路、读出锁存模块和存储阵列，解决了SRAM在恶劣环境中的软错误问题，在并不增加额外的外部控制端口的情况下，提高SRAM的可靠性，减少使用SRAM的系统复杂度。当读出数据时监测到错误后，在当前正常读周期内能够自动完成对存储阵列中的错误纠正，达到SRAM抗软错误能力从而提高可靠性的作用。本发明的EDAC纠检错后自动回写的SRAM电路结构既适用于普通SRAM的读写，也适用于对SRAM的定时刷新，而不需要额外的系统性能开销。