公开(公告)号：CN103531586B

公开(公告)日：2016-02-03

申请号：CN201310526025.0

申请日：2013-10-30

Applicant: 电子科技大学

Inventor： 乔明 ,  李燕妃 ,  张昕 ,  叶珂 ,  周锌 ,  张波

IPC: H01L27/06 ,  H01L29/36 ,  H01L21/782

Abstract: 本发明涉及半导体技术，具体的说是涉及一种功率半导体器件及其制造方法。本发明的一种功率半导体器件，其特征在于将第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7、低压PMOS器件8和低压NPN器件9集成于同一芯片上。本发明的有益效果为，衬底10上实现nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成，为高压器件提供了低阻的导电通道，提高器件的电导率，大大降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明尤其适用于功率半导体器件及其制造。

公开(公告)号：CN103400863B

公开(公告)日：2016-01-20

申请号：CN201310275984.X

申请日：2013-07-03

Applicant: 电子科技大学

Inventor： 乔明 ,  许琬 ,  章文通 ,  李燕妃 ,  何逸涛 ,  张昕 ,  张波

IPC: H01L29/861 ,  H01L29/06

Abstract: 本发明涉及半导体技术，具体的说是涉及一种横向恒流二极管。本发明所述的横向恒流二极管，通过在N型阱区引入轻掺杂的P型区和重掺杂的P型区构成P型阱区，从而调制表面电场，提高击穿电压，同时轻掺杂的P型区可辅助耗尽N型阱区，使沟道更易夹断，快速进入恒流区，使得恒流二极管具有较低夹断电压，较深的重掺杂P型区缩短了沟道长度，提高了恒流二极管的恒定电流。本发明的有益效果为，有效提高横向恒流二极管的击穿电压，同时使沟道更易夹断，能快速进入恒流区，使得横向恒流二极管具有较低夹断电压，并有效提高了横向恒流二极管的恒定电流。本发明尤其适用于横向恒流二极管。

公开(公告)号：CN103413830A

公开(公告)日：2013-11-27

申请号：CN201310356773.9

申请日：2013-08-16

Applicant: 电子科技大学

Inventor： 乔明 ,  李燕妃 ,  周锌 ,  吴文杰 ,  许琬 ,  陈涛 ,  胡利志 ,  张波

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及半导体技术，具体的说是涉及一种横向高压MOSFET及其制造方法。本发明的一种横向高压MOSFET，其特征在于，通过光刻和离子注入工艺在第二种导电类型半导体漂移区中形成第一种导电类型半导体降场层，通过光刻和离子注入工艺，在第二种导电类型半导体漂移区的表面形成的第二种导电类型半导体重掺杂层。本发明的有益效果为，在保持高的击穿耐压的情况下，可以大大的降低器件比导通电阻，同时减小横向高压MOSFET源端的电场峰值，避免强场效应，提高器件的击穿电压，具有更小的导通电阻，在相同的导通能力的情况下具有更小的芯片面积，并很好地优化器件的表面电场，同时，本发明提供的制造方法简单，工艺难度较低。本发明尤其适用于横向高压MOSFET。

公开(公告)号：CN103400863A

公开(公告)日：2013-11-20

申请号：CN201310275984.X

申请日：2013-07-03

Applicant: 电子科技大学

Inventor： 乔明 ,  许琬 ,  章文通 ,  李燕妃 ,  何逸涛 ,  张昕 ,  张波

IPC: H01L29/861 ,  H01L29/06

Abstract: 本发明涉及半导体技术，具体的说是涉及一种横向恒流二极管。本发明所述的横向恒流二极管，通过在N型阱区引入轻掺杂的P型区和重掺杂的P型区构成P型阱区，从而调制表面电场，提高击穿电压，同时轻掺杂的P型区可辅助耗尽N型阱区，使沟道更易夹断，快速进入恒流区，使得恒流二极管具有较低夹断电压，较深的重掺杂P型区缩短了沟道长度，提高了恒流二极管的恒定电流。本发明的有益效果为，有效提高横向恒流二极管的击穿电压，同时使沟道更易夹断，能快速进入恒流区，使得横向恒流二极管具有较低夹断电压，并有效提高了横向恒流二极管的恒定电流。本发明尤其适用于横向恒流二极管。

公开(公告)号：CN103165678A

公开(公告)日：2013-06-19

申请号：CN201310077827.8

申请日：2013-03-12

Applicant: 电子科技大学

Inventor： 乔明 ,  蔡林希 ,  章文通 ,  李燕妃 ,  张波

IPC: H01L29/78 ,  H01L29/06

Abstract: 一种超结LDMOS器件，属于半导体功率器件领域。本发明在传统超结LDMOS器件的P型衬底中嵌入均匀分布的N+岛，并在有源区和衬底之间加入一层P型电场屏蔽埋层。其中N+岛（2）能通过增强体内电场来提高器件的纵向耐压，同时产生额外的电荷来消除衬底辅助耗尽效应，从而提高器件的击穿电压；P型电场屏蔽埋层（3）可屏蔽源端附近N+岛（2）产生的高电场，降低源区附近电场峰值，并且与N型缓冲层形成超结，加上本身的超结漂移区，使得器件具有多重超结结构，从而有效改善体内的电场分布，提高器件的击穿电压，并同时通过提高漂移区的掺杂浓度来降低器件的比导通电阻，最终达到有效减小器件面积、降低器件成本的目的。

公开(公告)号：CN103165657A

公开(公告)日：2013-06-19

申请号：CN201310078793.4

申请日：2013-03-13

Applicant: 电子科技大学

Inventor： 乔明 ,  李燕妃 ,  吴文杰 ,  温恒娟 ,  许琬 ,  蔡林希 ,  周锌 ,  张波

IPC: H01L29/06 ,  H01L29/78

Abstract: 一种横向高压功率半导体器件的结终端结构，属于功率半导体器件技术领域。本发明针对专利文献CN102244092B提供的一种横向高压功率半导体器件的结终端结构中直线结终端结构和曲率结终端结构相连部分的电荷平衡问题，在保持器件表面横向超结掺杂条宽度为最小光刻精度W情况下，对终端结构进行分析和优化，提出表面超结结构浓度的关系表达式，根据关系式优化器件结构，从而得到最优化的击穿电压。同时，N型漂移区表面所有的横向超结结构宽度都采用最小光刻精度W，可以减小芯片的版图面积。

公开(公告)号：CN103036550A

公开(公告)日：2013-04-10

申请号：CN201210529443.0

申请日：2012-12-11

Applicant: 电子科技大学

Inventor： 乔明 ,  许琬 ,  蔡林希 ,  李燕妃 ,  吴浩然 ,  张昕 ,  吴文杰 ,  张有润 ,  张波

IPC: H03K17/78 ,  H03K17/567

Abstract: 一种快速放电的光电继电器，属于电子技术领域。包括输入端光控信号产生电路、光控信号接收及光电转换电路、控制电路和输出电路；输入端光控信号产生电路由一个发光二极管LED（11）构成，光控信号接收及光电转换电路由一个光电二极管阵列PDA构成，控制电路包括一个级联三极管、三个二极管，用于为输出电路的功率MOSFET器件提供充放电通道；输出电路包括一对功率MOSFET器件。本发明提供的快速放电的光电继电器，由于其控制电路采用了两个或多个三级管的级联，级联后的三极管电流放大倍数增大，抽取电荷的速度显著加快，因而比现有的光电继电器具有更快的放电速度，能够适应更高频率的继电场合。

公开(公告)号：CN102969358A

公开(公告)日：2013-03-13

申请号：CN201210516539.3

申请日：2012-12-06

Applicant: 电子科技大学

Inventor： 乔明 ,  章文通 ,  李燕妃 ,  许琬 ,  蔡林希 ,  吴文杰 ,  陈涛 ,  胡利志 ,  黄健文 ,  张波

IPC: H01L29/78 ,  H01L29/06

Abstract: 一种横向高压功率半导体器件，属于功率半导体器件技术领域。包括纵向超结元胞结构和终端结构；终端结构位于整体元胞结构的外侧或外围。纵向超结元胞结构在提高击穿电压的同时降低导通电阻，相比传统横向超结器件，纵向超结元胞结构减小了版图面积，进一步降低了导通电阻；单个或多个元胞集成，多个并联元胞可共用同一个终端，并通过终端结构将漏电极横向引出，不仅易于和常规电路集成，而且大大减小版图面积，进一步降低工艺成本。本发明具有导通电阻低、耐压高、版图面积小等诸多优点，采用本发明可获得各种性能优良的横向半导体功率器件，具有高速、高集成度、低导通损耗的特点。

公开(公告)号：CN119364783B

公开(公告)日：2025-03-14

申请号：CN202411948740.8

申请日：2024-12-27

Applicant: 电子科技大学

Inventor： 李燕妃 ,  谢儒彬 ,  乔明 ,  张波

IPC: H10D10/01 ,  H10D10/60 ,  H10D62/10 ,  H10D62/17 ,  H01L23/552

Abstract: 本发明提出一种抗辐射加固三极管器件及其制造方法。属于半导体技术领域。抗辐射加固三极管器件包括衬底、埋氧化层、第一N型掺杂区、第二N型掺杂区、第三N型掺杂区、第一P型掺杂区、第二P型掺杂区、第一隔离浅槽、第二隔离浅槽、第三隔离浅槽、第四隔离浅槽、线性氧化层、多晶硅、第四N型掺杂区、第五N型掺杂区、第三P型掺杂区。本发明通过在隔离浅槽内部填充多晶硅，减薄隔离氧化层厚度，提高三极管器件的抗总剂量辐射能力。在不增加掩模版情况下，基区隔离浅槽侧壁和底部注入形成了第二P型掺杂区，阻止了基区表面复合电流的增加，抑制了器件共发射极电流放大系数的退化，有效提升了三极管器件抗总剂量辐射的能力，降低了工艺制造成本。

公开(公告)号：CN118763120A

公开(公告)日：2024-10-11

申请号：CN202411252594.5

申请日：2024-09-09

Applicant: 电子科技大学

Inventor： 谢儒彬 ,  李燕妃 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 本发明公开了一种小尺寸总剂量辐射加固的LDMOS器件及制备方法，属于半导体器件技术领域。本发明所述LDMOS器件包括P型硅衬底、N型埋层、P型外延层、N型隔离区、P型体区、场氧隔离区域、N型漂移区、小尺寸硅局部氧化场板区、P型沟道区、多晶栅区域、P型重掺杂区域和N型重掺杂区域。本发明所述LDMOS器件及制备方法与BCD工艺兼容，通过设置小尺寸硅局部氧化场板区，降低栅场板末端与漏极高电压的耦合，实现高集成、小尺寸器件的耐压特性；小尺寸硅局部氧化场板区采用夹层结构，利用氮化硅中大量的电子陷阱中心，复合总剂量辐射效应产生的正电荷，有效解决总剂量辐射效应造成的器件失效问题。